JPH03163885A - 超伝導トランジスタ及びその製造方法 - Google Patents
超伝導トランジスタ及びその製造方法Info
- Publication number
- JPH03163885A JPH03163885A JP1302112A JP30211289A JPH03163885A JP H03163885 A JPH03163885 A JP H03163885A JP 1302112 A JP1302112 A JP 1302112A JP 30211289 A JP30211289 A JP 30211289A JP H03163885 A JPH03163885 A JP H03163885A
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- Japan
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- thin film
- superconductor
- semiconductor
- drain
- source
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業１−の利用分野】
本発明は超高速動作ｉ１ｉＪ能な超伝導トランジスタの
構造及びその製Ｈ１Ｈ ）Ｊ法に関する。
構造及びその製Ｈ１Ｈ ）Ｊ法に関する。
【従来の技術１
従来，超伝導１・ランジスタの構造及びその製造方法に
関しては応用物理、第５４巻、１０８９−１０９４頁、
１９８５年において論じられている。 【発明が解決しようとする課題】 超＆ｉ導１・ランジスタの））′Ｘ即と問題点を先ず説
明する。 一般的な超伝導トランジスタでは半導体の清浄な而十に
横方向に距離Ｌだけ隔てた２つの超伝導電極（ソースと
ドレイン）が形成され、半導体に電界を印加する為の第
三電棒（ゲー１−）とこれを電気的に絶縁する為のゲー
ト絶縁膜から成っている。トランジスタの高速性能を決
定するソースとドレイン間の距！１１１（Ｌ）はリソグ
ラフィー技術を用いて形或する為に０．１μｍ程度が現
状の限界であり、将来的にも０．５μｍ以下とするのは
極めて困難と考えられている。
関しては応用物理、第５４巻、１０８９−１０９４頁、
１９８５年において論じられている。 【発明が解決しようとする課題】 超＆ｉ導１・ランジスタの））′Ｘ即と問題点を先ず説
明する。 一般的な超伝導トランジスタでは半導体の清浄な而十に
横方向に距離Ｌだけ隔てた２つの超伝導電極（ソースと
ドレイン）が形成され、半導体に電界を印加する為の第
三電棒（ゲー１−）とこれを電気的に絶縁する為のゲー
ト絶縁膜から成っている。トランジスタの高速性能を決
定するソースとドレイン間の距！１１１（Ｌ）はリソグ
ラフィー技術を用いて形或する為に０．１μｍ程度が現
状の限界であり、将来的にも０．５μｍ以下とするのは
極めて困難と考えられている。
現状はリソグラフィー技術を用いた横方向の微細化で素
子のチャネル長が形成されているが、ここで発想を変え
エビタキシャル或長技術を用いて縦方向に微細化し、素
子のチャネル屑を形成することにより問題は解決される
。即ち、半導体−ヒに超伝導材料をエビタキシャル成長
する技術を用い超伝導体／半導体／超伝導体のダブルへ
テロ構造を形成し、これらの超伝導体をソース及びドレ
ンとし、それらの間隔（Ｌ）をチャネルとすればチャネ
ルは１０λ程度迄微細化することが可能となる。以下、
本発明の実施例においてはダブルへテロエピタキシャル
成長技術を用いた縦方向の超伝導トランジスタの構造及
びその製造方法について詳述する。
子のチャネル長が形成されているが、ここで発想を変え
エビタキシャル或長技術を用いて縦方向に微細化し、素
子のチャネル屑を形成することにより問題は解決される
。即ち、半導体−ヒに超伝導材料をエビタキシャル成長
する技術を用い超伝導体／半導体／超伝導体のダブルへ
テロ構造を形成し、これらの超伝導体をソース及びドレ
ンとし、それらの間隔（Ｌ）をチャネルとすればチャネ
ルは１０λ程度迄微細化することが可能となる。以下、
本発明の実施例においてはダブルへテロエピタキシャル
成長技術を用いた縦方向の超伝導トランジスタの構造及
びその製造方法について詳述する。
【実施例】，
ー３−
以下、本発明の実施例を説明する。
最初の実施例は超伝導体を用いた縦型の電界効果トラン
ジスタに関するものである。第１１ｉｉｉ１（ａ）（ｇ
）は本発明の主要な製造工稈の説明図である。図（ａ）
は本実施例に用いた基板１であり、ｐ型（１００）面を
有する単結晶Ｓｉからなる。 基扱ｌの伝導度の極性（ｎ型又はｐ型）、而方位及び比
抵抗は試作するデバイスの目的により適宜決められるも
のであり、どの様な極性、方位、比抵抗を用いても本発
明の有効件は損なわれない。 更に、Ｓｉ以外の半導体を用いても本発明は有効である
。 第１図（ｂ）は単結品Ｓ ｉ ｌ−．に超伝導体２、単
結品Ｓｉ３．超伍導体２を順番にヘテロエビタキシャル
成長する王程である。納品成長は全て気相化学成長法を
用いＳｉ基板１を６００〜８００℃に保持して行なった
。勿論、分子線エビタキャル成長法及びプラズマエピタ
キャル或長法等を用いてもヘテロエピタキャエル成長は
可能である。ヘテロエピタキシャル成長するためには、
超伝導体−４ ２、単結晶Ｓｉ３、超伝導体２の格子定数が比較的近く
、格子不整合率が１０％６以下である事が望ましい。従
って、基板１がＳｉ単結晶である場合にはビスマス、ス
トロンチウム、カルシウム、銅及び酸素等の混合からな
る所謂ビスマス系の超伝導体材料が好適である。ここで
超伝導体２がソース及びドレインとなる領域であり、単
結品Ｓｉ層３がチャンネルとなる領域である。 単結品Ｓｉ層３はエビタキシャル成長法を用いて形威さ
れるので、その厚さを薄く且つ極めて正確に制御し形或
する事ができる。今同の試作においては単結晶Ｓｉ３の
厚さを５０ｎｍとしたが、その厚さを１０ｎｍ程度まで
薄くシても特には問題はない。 第１図（ｃ）は、ソース、ドレイン及びゲート電極を形
成するために所望の個所をエッチングし、穴をあける工
程であり、通常のホトリソグラフィー技術を用いて形威
される。ここで，図中の領域４〜７は各々ソース電極を
取り／ｌｉすための開口部４、ゲートを形或する領域５
及び能動層を分離する為の開口部５、７である。 第ｌ図（ｄ）及び（ｅ）はゲート酸化膜を形成する為の
王程である。同Ｍ（ｄ）の工程においてはＣ Ｖ Ｄ
（Ｃｈｅｍｉｃａｌ Ｖａｐｈｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法を用いて試料の全面に２０ｎｍのＳｊ０２膜が
形威される。このＳ ］． ０ ２は同図（ｅ）の工程
において通常のホトイリソグラフィー技術を用いて部分
的にエッチングされる。最終的にゲート電極を形威する
領域の周辺部のみにゲート酸化股８が形威される。 第１図（ｆ）は素子の能動領域を分離する為、領域５及
び７に比較的厚いＳｉ０２膜を形或する王程である。こ
こでは領域４及び６をレジスト膜で覆った後、試料全面
にＣＶＤ法を用いＳｉ０２膜を約３００ｎｍ厚で形威し
更にその後にレジスト膜を除去する方法を用いた。その
結果（ｆ）図に示す如き構造が得られた。 第１図（ｇ）は領域４，６、７１−．に金属膜を蒸着し
、ソース、ゲート、ドレイン電極を形或する王程である
。即ち、通常の真空蒸着法を用いＡｌ電極を３００ｎｍ
の厚さで形成し最終的にホトリソグラフィー技術を用い
て加工した。 この様にして得られた縦型き端子超伝導トランジスタの
特徴を簡単に説明する。 Ｌ記第１図（ｇ）図においては超伝導体からなるソース
及びドレイン電極がチャネル層３により離れた構造とな
っている。この場合、チャネル層はエビタキシャル成長
技術で形成されているから、基本的には、その厚さを原
子荊単４１′／．（０．３〜０．５ｎｍ）で形或するこ
とが可能となる。又、それ程下車な方法を用い無くても
１０〜５０ｎｍ厚のチャネル層を形成する事は極めて容
易である。これらの値は現状のホトリソグラフィーの精
度を遥かに越えている。従って、本発明の縦型二端子構
造を用いる事により、チャネル長を極めて短くする事が
でき超高速デバイスが可能となった。 同種の方法を用いた、埋込電極構造の縦型超伝導トラン
ジスタの構造及びその形成方法を第２図を用いて説明す
る。 第２図（ａ）− （ｅ）は本発明の主要部の製造ー７ー 工程の説明図である。同図（ａ）は本実施例に用いた基
板でありｐ型（１００）面を有する単結晶Ｓｉ基抜１で
ある。第１同で説明した発明例と同様、基板の伝導度の
極性（ｎ型又はｐ型）、面方ｆ１７及び比抵抗は試作す
るデバイスの目的により適宜決められるものであり、ど
の様な極性、方拉、比抵抗を用いても本発明の有効性は
損なわれない。 更に、Ｓｉ以外の半導体を用いても本発明は有効である
。 第２Ｍ（ｂ）は単結品Ｓｊｌ上に超伝導体２、単結晶Ｓ
ｉ３、単結晶金属シリサイドエ３を順番にヘテロエビタ
キシャル成長する工程である。結晶成長は全て化学気相
成長法、分子線エビタキシャル或長法成るいはプラズマ
エピタキャル或長法を用いＳｉ基板１を６００〜８００
℃に保持して行われる。ヘテロエビタキシャル成長する
ためには、超伝導体２、単結品Ｓｉ３、単結晶金属シリ
サイド１３の格子定数が比較的近く、格子不整合率がＩ
Ｏ物以下である３１Ｇが望ましい。従って基板１がＳ
ｊ，＋４１，，結ノＩ７＋である場合には超伝導体２と
してー８ー は第１同で説明した発明例と同様ビスマス系の超伝導材
料が好適であり，又，単結晶金属シリサイド１３として
はＮ ｉ Ｓ ｉ ２又はＣ ｏ Ｓ ｉ ２が６ｆ適
である。 第２図（ｃ）は金属シリサイドｌ３を微細加工する工程
であり，通常のホトリソグラフィー技術を用いてライン
／スペースを各々０．５μｍとした。 第２図（ｄ）及び（ｅ）は、部分的に金属シリサイド細
線ｌ３を有するＳｉ表面３上にもう一度単結晶Ｓｉ薄膜
を形或する工程であり、（ｂ） Ｍと同じプロセスで形
或される。その結果、超伝導体２、１５が各々ソース、
及びドレインとなり、埋込電極工３がゲートとなる埋込
構造の縦型超伝導トランジスタが形成された。 この様にして形威された埋込電極構造の縦型超伝導トラ
ンジスタの動作を簡単に説明する。ゲート電極１３に電
圧を印加するとＳｉ単結晶で形威されているチャネル領
域３、１４のキャリャ濃度が変化する。その結果、超伝
導体のコヒーレンス長さが変化し、ソース及びドレイン
間に超伝導電流が流れる。この場合も第１図の発明例と
同様、チャネル領域をエビタキシャル或長法で形威して
いる為チャネル長を極めて短く，且つ原子層オーダーで
制御できる。即ち、超高速デバイスに好適なプロセス及
び構造となっている。
ジスタに関するものである。第１１ｉｉｉ１（ａ）（ｇ
）は本発明の主要な製造工稈の説明図である。図（ａ）
は本実施例に用いた基板１であり、ｐ型（１００）面を
有する単結晶Ｓｉからなる。 基扱ｌの伝導度の極性（ｎ型又はｐ型）、而方位及び比
抵抗は試作するデバイスの目的により適宜決められるも
のであり、どの様な極性、方位、比抵抗を用いても本発
明の有効件は損なわれない。 更に、Ｓｉ以外の半導体を用いても本発明は有効である
。 第１図（ｂ）は単結品Ｓ ｉ ｌ−．に超伝導体２、単
結品Ｓｉ３．超伍導体２を順番にヘテロエビタキシャル
成長する王程である。納品成長は全て気相化学成長法を
用いＳｉ基板１を６００〜８００℃に保持して行なった
。勿論、分子線エビタキャル成長法及びプラズマエピタ
キャル或長法等を用いてもヘテロエピタキャエル成長は
可能である。ヘテロエピタキシャル成長するためには、
超伝導体−４ ２、単結晶Ｓｉ３、超伝導体２の格子定数が比較的近く
、格子不整合率が１０％６以下である事が望ましい。従
って、基板１がＳｉ単結晶である場合にはビスマス、ス
トロンチウム、カルシウム、銅及び酸素等の混合からな
る所謂ビスマス系の超伝導体材料が好適である。ここで
超伝導体２がソース及びドレインとなる領域であり、単
結品Ｓｉ層３がチャンネルとなる領域である。 単結品Ｓｉ層３はエビタキシャル成長法を用いて形威さ
れるので、その厚さを薄く且つ極めて正確に制御し形或
する事ができる。今同の試作においては単結晶Ｓｉ３の
厚さを５０ｎｍとしたが、その厚さを１０ｎｍ程度まで
薄くシても特には問題はない。 第１図（ｃ）は、ソース、ドレイン及びゲート電極を形
成するために所望の個所をエッチングし、穴をあける工
程であり、通常のホトリソグラフィー技術を用いて形威
される。ここで，図中の領域４〜７は各々ソース電極を
取り／ｌｉすための開口部４、ゲートを形或する領域５
及び能動層を分離する為の開口部５、７である。 第ｌ図（ｄ）及び（ｅ）はゲート酸化膜を形成する為の
王程である。同Ｍ（ｄ）の工程においてはＣ Ｖ Ｄ
（Ｃｈｅｍｉｃａｌ Ｖａｐｈｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法を用いて試料の全面に２０ｎｍのＳｊ０２膜が
形威される。このＳ ］． ０ ２は同図（ｅ）の工程
において通常のホトイリソグラフィー技術を用いて部分
的にエッチングされる。最終的にゲート電極を形威する
領域の周辺部のみにゲート酸化股８が形威される。 第１図（ｆ）は素子の能動領域を分離する為、領域５及
び７に比較的厚いＳｉ０２膜を形或する王程である。こ
こでは領域４及び６をレジスト膜で覆った後、試料全面
にＣＶＤ法を用いＳｉ０２膜を約３００ｎｍ厚で形威し
更にその後にレジスト膜を除去する方法を用いた。その
結果（ｆ）図に示す如き構造が得られた。 第１図（ｇ）は領域４，６、７１−．に金属膜を蒸着し
、ソース、ゲート、ドレイン電極を形或する王程である
。即ち、通常の真空蒸着法を用いＡｌ電極を３００ｎｍ
の厚さで形成し最終的にホトリソグラフィー技術を用い
て加工した。 この様にして得られた縦型き端子超伝導トランジスタの
特徴を簡単に説明する。 Ｌ記第１図（ｇ）図においては超伝導体からなるソース
及びドレイン電極がチャネル層３により離れた構造とな
っている。この場合、チャネル層はエビタキシャル成長
技術で形成されているから、基本的には、その厚さを原
子荊単４１′／．（０．３〜０．５ｎｍ）で形或するこ
とが可能となる。又、それ程下車な方法を用い無くても
１０〜５０ｎｍ厚のチャネル層を形成する事は極めて容
易である。これらの値は現状のホトリソグラフィーの精
度を遥かに越えている。従って、本発明の縦型二端子構
造を用いる事により、チャネル長を極めて短くする事が
でき超高速デバイスが可能となった。 同種の方法を用いた、埋込電極構造の縦型超伝導トラン
ジスタの構造及びその形成方法を第２図を用いて説明す
る。 第２図（ａ）− （ｅ）は本発明の主要部の製造ー７ー 工程の説明図である。同図（ａ）は本実施例に用いた基
板でありｐ型（１００）面を有する単結晶Ｓｉ基抜１で
ある。第１同で説明した発明例と同様、基板の伝導度の
極性（ｎ型又はｐ型）、面方ｆ１７及び比抵抗は試作す
るデバイスの目的により適宜決められるものであり、ど
の様な極性、方拉、比抵抗を用いても本発明の有効性は
損なわれない。 更に、Ｓｉ以外の半導体を用いても本発明は有効である
。 第２Ｍ（ｂ）は単結品Ｓｊｌ上に超伝導体２、単結晶Ｓ
ｉ３、単結晶金属シリサイドエ３を順番にヘテロエビタ
キシャル成長する工程である。結晶成長は全て化学気相
成長法、分子線エビタキシャル或長法成るいはプラズマ
エピタキャル或長法を用いＳｉ基板１を６００〜８００
℃に保持して行われる。ヘテロエビタキシャル成長する
ためには、超伝導体２、単結品Ｓｉ３、単結晶金属シリ
サイド１３の格子定数が比較的近く、格子不整合率がＩ
Ｏ物以下である３１Ｇが望ましい。従って基板１がＳ
ｊ，＋４１，，結ノＩ７＋である場合には超伝導体２と
してー８ー は第１同で説明した発明例と同様ビスマス系の超伝導材
料が好適であり，又，単結晶金属シリサイド１３として
はＮ ｉ Ｓ ｉ ２又はＣ ｏ Ｓ ｉ ２が６ｆ適
である。 第２図（ｃ）は金属シリサイドｌ３を微細加工する工程
であり，通常のホトリソグラフィー技術を用いてライン
／スペースを各々０．５μｍとした。 第２図（ｄ）及び（ｅ）は、部分的に金属シリサイド細
線ｌ３を有するＳｉ表面３上にもう一度単結晶Ｓｉ薄膜
を形或する工程であり、（ｂ） Ｍと同じプロセスで形
或される。その結果、超伝導体２、１５が各々ソース、
及びドレインとなり、埋込電極工３がゲートとなる埋込
構造の縦型超伝導トランジスタが形成された。 この様にして形威された埋込電極構造の縦型超伝導トラ
ンジスタの動作を簡単に説明する。ゲート電極１３に電
圧を印加するとＳｉ単結晶で形威されているチャネル領
域３、１４のキャリャ濃度が変化する。その結果、超伝
導体のコヒーレンス長さが変化し、ソース及びドレイン
間に超伝導電流が流れる。この場合も第１図の発明例と
同様、チャネル領域をエビタキシャル或長法で形威して
いる為チャネル長を極めて短く，且つ原子層オーダーで
制御できる。即ち、超高速デバイスに好適なプロセス及
び構造となっている。
本発明によれば縦方向に電流が流れる構造の超伝導トラ
ンジスタが形成できるので、チャネル層を原子層のレベ
ル迄、極短小化する事ができ超高速で動作する超伝導ト
ランジスタを形或する事ができる。
ンジスタが形成できるので、チャネル層を原子層のレベ
ル迄、極短小化する事ができ超高速で動作する超伝導ト
ランジスタを形或する事ができる。
第１図及び第２図は共に本発明の概要を示す工程図であ
る。 符号の説明 ｌ・・Ｓｉ基板、２・・・超伝導体、３・・・Ｓｉｕ膜
層、４・・・ソースとなる領域、５・・・能動層を分離
する領域、６・・・ゲート形成領域、７・・・ドレイン
形成領域，８、９・・・Ｓｉ０２膜、１０・・ソース電
極、１工・・ゲート電極、 ｌ２・・・ドレイン電極、 １３・・・金属シ ー１１−
る。 符号の説明 ｌ・・Ｓｉ基板、２・・・超伝導体、３・・・Ｓｉｕ膜
層、４・・・ソースとなる領域、５・・・能動層を分離
する領域、６・・・ゲート形成領域、７・・・ドレイン
形成領域，８、９・・・Ｓｉ０２膜、１０・・ソース電
極、１工・・ゲート電極、 ｌ２・・・ドレイン電極、 １３・・・金属シ ー１１−
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に超伝導体薄膜、半導体薄膜及び超伝
導体薄膜を交互に積層し、上記の超伝導体薄膜をソース
及びドレインとし、且つ半導体薄膜をチャンネルとした
事を特徴とする超伝導トランジスタ。 ２、半導体基板上に超伝導体薄膜、半導体薄膜及び超伝
導体薄膜を交互に積層し、且つ上記半導体薄膜内部に金
属細線を埋込みゲートとし、更に上記の超伝導体薄膜を
ソース及びドレインとした事を特徴とする超伝導トラン
ジスタ。 ３、請求項１もしくは２記載の超伝導トランジスタにお
いて、半導体薄膜をシリコンとし、超伝導体薄膜をビス
マス系の超伝導体材料とした事を特徴とする超伝導トラ
ンジスタ。４、半導体基板上に超伝導体薄膜、半導体薄
膜及び超伝導体薄膜を交互に積層し、上記の超伝導体薄
膜をソース及びドレインとし、且つ半導体薄膜をチャン
ネルとした事を特徴とする超伝導トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302112A JPH03163885A (ja) | 1989-11-22 | 1989-11-22 | 超伝導トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302112A JPH03163885A (ja) | 1989-11-22 | 1989-11-22 | 超伝導トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03163885A true JPH03163885A (ja) | 1991-07-15 |
Family
ID=17905073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302112A Pending JPH03163885A (ja) | 1989-11-22 | 1989-11-22 | 超伝導トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03163885A (ja) |
-
1989
- 1989-11-22 JP JP1302112A patent/JPH03163885A/ja active Pending
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