JPH0226123A - ＧａＡｓ半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＧａＡｓ半導体集積回路に関し、特にショット
キー障壁型ＦＥＴを基本素子とするＧａＡｓ半導体集積
回路に関する。

〔従来の技術〕

従来、この種のＧａＡｓ半導体集積回路は抵抗分割によ
るバイアス発生回路を用い、電源電圧を印加することに
より常にスイッチ用ＦＥＴに最適なバイアス電圧を発生
させている。

第３図はかかる従来の一例を示すＧａＡｓ半導体半導体
集口回路図。

第３図に示すように、ＤＣカット用容量１は外部入力端
子１５とＲＦチョーク用嵩高抵抗１０よび１／２マスタ
・スレーブ回路１３の差動入力段を構成するスイッチＦ
ＥＴ１２のタートに接続され、また前記抵抗１０を介し
てスイッチＦＥＴ１１のゲートにも接続される。このス
イッチＦＥＴ１２のゲートには、ＤＣ電位分割用の高抵
抗３．４で抵抗分割によるバイアス発生回路が接続され
、電源電圧端子１４からの電圧が印加されると、常にス
イッチＦＥＴＩＩ、１２に最適バイアス電圧が発生する
ようにしている。なお、ＲＦチョーク用嵩高抵抗１０一
端と接地間に接続さるれ容量９はＲＦバイパス用用量量
ある。

〔発明が解決しようとする課題〕

上述した従来のＧａＡｓ半導体集積回路は、電源電圧を
印加すると、抵抗分割で最適バイアスを発生させ、スイ
ッチ用ＦＥＴに印加することにより、入力信号が無い場
合でも自己発振を起しその信号が出力端子から出力され
るという欠点がある。

本発明の目的は、かかる入力信号がない場合の自己発振
を防止するＧａＡｓ半導体集積回路を提供することにあ
る。

〔課題を解決するための手段〕

本発明のＧａＡｓ半導体集積回路は、ＧａＡｓショット
キー障壁電界効果トランジスタ（ＦＥＴ）を基本素子と
するＧａＡｓ半導体集積回路において、外部入力端子に
それぞれ直列に接続された第一および第二の容量と、電
源と接地間にそれぞれ接続され且つそれぞれのバイアス
発生接続点に前記第一および第二の容量の他端が接続さ
れる第一および第二のＤＣ電位分割用高抵抗と、前記電
源と接地間に接続される負荷抵抗および整流用ＦＥＴと
、１／２マスタ・スレーブ回路の差動入力段を構成する
一対のスイッチＦＥＴの一方のゲート並びに前記負荷抵
抗と整流用ＦＥＴの接続点間に接続されるＲＦＦチヨー
クインピーダンス手段と、前インピーダンス手段および
前記スイッチＦＥＴの一方の前記ゲートとの接続点と接
地間に接続されるＲＦバイパス用容量とを有し、前記第
一および第二のＤＣ電位分割用高抵抗の各バイアス発生
接続点を前記一対のスイッチＦＥＴの他方のゲートと前
記整流用ＦＥＴのゲートとにそれぞれ接続して構成され
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示すＧａＡｓ半導体集
積回路図である。

第１図に示すように、本実施例は外部入力端子１５にＤ
Ｃカット用容量１が接続され、電源電圧端子１４と接地
間で高抵抗３，４により抵抗分割されたバイアス電圧が
印加されている。また、この容量１は１／２マスタ・ス
レーブ回路１３の差動入力段であるスイッチＦＥＴ１２
のゲートに接続される。更に、外部入力端子１５はＤＣ
カット用容量２を介し、高抵抗５．６による抵抗分割さ
れたバイアス電圧が印加されるとともに、整流用ＦＥ７
８のゲートに接続される。この整流用ＦＥＴ８のソース
は接地され、ドレイは抵抗負荷７を介して電源電圧端子
１４とＲＦチョーク用嵩高抵抗１０に接続されている。

ＲＦチョーク用嵩高抵抗１０他端は１／２マスタ・スレ
ーブ回路１３のスイッチＦＥＴＩＩのゲートへ接続され
、且つこのＲＦチョーク用嵩高抵抗１０スイッチＦＥＴ
ＩＩのゲートの接続点と接地間にＲＦＦバイパス容量９
が接続される。

かかる集積回路において、外部入力端子１５にＲＦ倍信
号入力されない場合、高抵抗５，６の値を適当に選ぶこ
とにより整流用ＦＥＴ８をほぼカットオフさせた状態に
することができる。従って、スイッチＦＥＴ１１のゲー
ト電圧が高くなるので、ゲートに順方向に電流が流れ、
常にスイッチＦＥＴＩＩがオン、スイッチＦＥＴ１２が
オフの状態となり、自己発振が抑えられ出力端子１６に
その信号が出力されない。

次に、外部入力端子１５に一定の振幅のＲＦ倍信号入力
された場合、整流用ＦＥＴ８はオンとオフの状態を繰り
返す、すなわち、整流用ＦＥＴ８のドレイン端には脈流
電圧が発生するが、この内ＲＦ酸成分ＲＦチョーク用嵩
高抵抗１０ＲＦバイパス用容量９とを介してカットされ
る。従って、負荷抵抗７およびＤＣ電・位分割用高抵抗
３．４の値を適当に選び、スイッチＦＥＴｌ１．１２に
最適バイアスを印加すれば、１／２マスタ・スレーブ回
路３は正常に動作し所定の出力が出力端子１６から出力
される。

第２図は本発明の第二の実施例を示すＧａＡｓ半導体集
積回路図である。

第２図に示すように、本実施例は前述した第一の実施例
におけるＲＦチョーク用用紙抵抗１０かわりにＲＦチョ
ーク用ココイル１７接続したものである。

前述した第一の実施例と同様に、外部入力端子１５にＲ
Ｆ倍信号入力されたときのみ、スイッチＦＦ、Ｔｌｌに
最適バイアスが印加されて正常動作を行うが、ＲＦ倍信
号入力されないときはスイッチＦＥＴＩＩが常にオン状
態になるので、自己発振が止まり、その信号が出力端子
１６に出力されないように構成される。

〔発明の効果〕

以上説明したように、本発明のＧａＡｓ半導体集積回路
は、１／２マスタ・スレーブ回路の一対になったスイッ
チＦＥＴのゲートバイアス電圧を、一方は抵抗分割によ
り、他方はソース接地されたＦＥＴのゲートが外部入力
端子に接続され、ドレインが負荷抵抗を介して電源電圧
に接続され、そのトレイン端より高抵抗を介し、接地さ
れたＲＦバイパス用用量量経て印加されるように接続す
ることにより、電源電圧を印加しても一定振幅のＲＦ倍
信号入力されなければ、一対になったスイッチＦＥＴの
一方のゲートバイアスに最適バイアス電圧が印加されず
、したがって自己発振を防止することができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すＧａＡｓ半導体集
積回路図、第２図は本発明の第二の実施例を示すＧａＡ
ｓ半導体集積回路図、第３図は従来の一例を示すＧａＡ
ｓ半導体集積回路図である。 １．２・・・ＤＣカット用容量、３〜６・・・ＤＣ電位
分割用高抵抗、７・・・負荷抵抗、８・・・整流用ＦＥ
Ｔ、９・・・ＲＦバイパス用用量量１０・・・ＲＦチョ
ーク用用紙抵抗１１．１２・・・スイッチＦＥＴ、１３
・・・１／２マスタ・スレーブ回路、１４・・・電源電
圧端子、１５・・・外部入力端子、１６・・・出力端子
、１７・・・ＲＦチョーク用ココイル

Claims (1)

【特許請求の範囲】
1. ＧａＡｓショットキー障壁電界効果トランジスタ（ＦＥ
   Ｔ）を基本素子とするＧａＡｓ半導体集積回路において
   、外部入力端子にそれぞれ直列に接続された第一および
   第二の容量と、電源と接地間にそれぞれ接続され且つそ
   れぞれのバイアス発生接続点に前記第一および第二の容
   量の他端が接続される第一および第二のＤＣ電位分割用
   高抵抗と、前記電源と接地間に接続される負荷抵抗およ
   び整流用ＦＥＴと、１／２マスタ・スレーブ回路の差動
   入力段を構成する一対のスイッチＦＥＴの一方のゲート
   並びに前記負荷抵抗と整流用ＦＥＴの接続点間に接続さ
   れるＲＦチョーク用インピーダンス手段と、前インピー
   ダンス手段および前記スイッチＦＥＴの一方の前記ゲー
   トとの接続、点と接地間に接続されるＲＦバイパス用容
   量とを有し、前記第一および第二のＤＣ電位分割用高抵
   抗の各バイアス発生接続点を前記一対のスイッチＦＥＴ
   の他方のゲートと前記整流用ＦＥＴのゲートとにそれぞ
   れ接続したことを特徴とするＧａＡｓ半導体集積回路。