JPH022618A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH022618A JPH022618A JP14905088A JP14905088A JPH022618A JP H022618 A JPH022618 A JP H022618A JP 14905088 A JP14905088 A JP 14905088A JP 14905088 A JP14905088 A JP 14905088A JP H022618 A JPH022618 A JP H022618A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体装置のゲート金属、配線金属若しくは
オーミ１り金属として用いられる高融点金属全生成分と
する多層構造の金属膜の加工方法に関する。
オーミ１り金属として用いられる高融点金属全生成分と
する多層構造の金属膜の加工方法に関する。
〈従来の技術〉
近年、高融点金属の半導体装置への適用が目立ってきて
いる。特に、ゲート金属、配線金属、並びにオーミック
金属を対象とした適用の実用化が著しい。
いる。特に、ゲート金属、配線金属、並びにオーミック
金属を対象とした適用の実用化が著しい。
高融点金属が半導体プロセスの舞台へ登場する契機とな
ったのは、５ｉＬＳＩ分野ではゲート配線の低抵抗化要
求であり、化合物半導体分野ではセルファラインプロセ
スの導入によるソース抵抗の低減要求であった。このよ
うにどちらの分野の場合も、ゲート配線への高融点金属
の適用から始まった。また、ゲート構造としては、それ
ぞれＷＳ ｉ／多結晶Ｓｉ、Ｗ／ＷＳｉの２層構造が一
般的になっている。
ったのは、５ｉＬＳＩ分野ではゲート配線の低抵抗化要
求であり、化合物半導体分野ではセルファラインプロセ
スの導入によるソース抵抗の低減要求であった。このよ
うにどちらの分野の場合も、ゲート配線への高融点金属
の適用から始まった。また、ゲート構造としては、それ
ぞれＷＳ ｉ／多結晶Ｓｉ、Ｗ／ＷＳｉの２層構造が一
般的になっている。
オーミック電極についても、８１分野では、Ｓｉの析出
に伴なうコンタクト抵抗の増大を解決する１つの方法と
してＴｉＮ／ＴｉＳｉ２によるバリアメタル技術の検討
が進められて°おり、１ヒ合物の分野でも耐熱性電極の
要求に伴ない、Ｗ系金属膜の検討が行なわれている。
に伴なうコンタクト抵抗の増大を解決する１つの方法と
してＴｉＮ／ＴｉＳｉ２によるバリアメタル技術の検討
が進められて°おり、１ヒ合物の分野でも耐熱性電極の
要求に伴ない、Ｗ系金属膜の検討が行なわれている。
このように高融点金属膜の導入が急速に図らｒしている
。導入状況を見ると、プロセス上の必要性やデバイス特
性の向上の為に、高融点金１４１摸やそれら金属のシリ
サイドやナイトライド膜を多層化をしたものが目立つ。
。導入状況を見ると、プロセス上の必要性やデバイス特
性の向上の為に、高融点金１４１摸やそれら金属のシリ
サイドやナイトライド膜を多層化をしたものが目立つ。
例えば第３図のような高融点金属のシリサイド膜１０上
に高融点金属のシリサイド膜よりも抵抗の低い高融点金
属膜１１を積層した２層構造が、高耐熱性と低抵抗の特
徴を有するゲート電極として提案されている（参考：特
願昭５８−３５８４２号）。
に高融点金属のシリサイド膜よりも抵抗の低い高融点金
属膜１１を積層した２層構造が、高耐熱性と低抵抗の特
徴を有するゲート電極として提案されている（参考：特
願昭５８−３５８４２号）。
このような多層膜のドライ加工を行なう場合問題となっ
ているのが、加工断面形状の制御に関するものである。
ているのが、加工断面形状の制御に関するものである。
第３図は、Ｗ／ＷＳｉｘ（ｘ−０，５）の２層構造膜を
従来方法を用いて加工したときの断面形状を示したもの
である。Ｗ系金属のＲＩＥ加工には、一般にエツチング
ガスとしてＣＦ４＋Ｏ２が用いられてきたが、このよう
な加工方法ではＷ膜とＷ Ｓ Ｉ Ｘ膜とではエツチン
グ速度の差が大きくなってしまう。第４図は、ＷＳｉｘ
のＳｉ組成比とエツチング速度との関係を示したもので
ありＳｉ組成比Ｘが増すにつれ、ＷＳｉｘのエツチング
速度は遅くなる。エツチング速度の異なる膜から成る２
層膜をＲＩＥすると、上層Ｗ膜１１の横方向エツチング
が進行し、第３図に示すようにＷ層１１がオーバーエッ
チ状態の断面形状となる。
従来方法を用いて加工したときの断面形状を示したもの
である。Ｗ系金属のＲＩＥ加工には、一般にエツチング
ガスとしてＣＦ４＋Ｏ２が用いられてきたが、このよう
な加工方法ではＷ膜とＷ Ｓ Ｉ Ｘ膜とではエツチン
グ速度の差が大きくなってしまう。第４図は、ＷＳｉｘ
のＳｉ組成比とエツチング速度との関係を示したもので
ありＳｉ組成比Ｘが増すにつれ、ＷＳｉｘのエツチング
速度は遅くなる。エツチング速度の異なる膜から成る２
層膜をＲＩＥすると、上層Ｗ膜１１の横方向エツチング
が進行し、第３図に示すようにＷ層１１がオーバーエッ
チ状態の断面形状となる。
このように、高融点系多層構造金属膜が半導体製造プロ
セスに導入されてきている今日、パターン転写精度の高
い加工技術を確立することが必要とされている。
セスに導入されてきている今日、パターン転写精度の高
い加工技術を確立することが必要とされている。
〈発明が解決しようとする課題〉
従来から利用されてきｆｆ１ｃＦ、十〇、ガスを用いた
ＲＩＥ加工技術の場合、第５図にも示したように高融点
金属とその金属のシリサイドやナイトライドとの間では
、エツチング速度の差が大きい。
ＲＩＥ加工技術の場合、第５図にも示したように高融点
金属とその金属のシリサイドやナイトライドとの間では
、エツチング速度の差が大きい。
このため、高融点系金属の多層膜の加工を行なった場合
、エツチング速度の速い層の横方向エツチングが進む為
、矩形断面形状が得られにくく、パターン転写精度が低
下する。ゲートパターンや配線パターンといった微細パ
ターンの加工では、パターンの転写精度を向上させる事
は重要な検討課題の１つである。
、エツチング速度の速い層の横方向エツチングが進む為
、矩形断面形状が得られにくく、パターン転写精度が低
下する。ゲートパターンや配線パターンといった微細パ
ターンの加工では、パターンの転写精度を向上させる事
は重要な検討課題の１つである。
本発明の目的は、最近導入の著しい高融点系金属の多層
膜の加工を高いパターン転写精度で行なうことを可能と
する製造方法を提供することにある。
膜の加工を高いパターン転写精度で行なうことを可能と
する製造方法を提供することにある。
〈課題を解決するための手段〉
本発明は、半導体基板上に形成されるゲート金属、配線
金属、若しくはオーミック金属として高融点金属を主成
分とする多層構造の金属膜をドライ加工する工程におい
て、エツチングガスとしてＳＦａとＣＨＦ３の混合ガス
を主成分としたものを使用し、ＳＦ６とＣＨＦ３の混合
比を変えることによって、前記多層構造金属膜の各層の
エツチング速度の制御を可能とすることを特徴とする多
層構造高融く金属膜の加工方法である。
金属、若しくはオーミック金属として高融点金属を主成
分とする多層構造の金属膜をドライ加工する工程におい
て、エツチングガスとしてＳＦａとＣＨＦ３の混合ガス
を主成分としたものを使用し、ＳＦ６とＣＨＦ３の混合
比を変えることによって、前記多層構造金属膜の各層の
エツチング速度の制御を可能とすることを特徴とする多
層構造高融く金属膜の加工方法である。
本発明の基本となる実験結果を第１図に示す。
第１図は、ガス圧１０Ｐａの場合について、Ｗのエツチ
ング速度で正規化したＷＳｉ膜とＷＮ＠のエツチング速
度比を縦軸にし、横軸にＳＦ６ガス混合比をとったもの
である。これより、ＳＦｓ ガス混合比を５０％に設定
した場合、Ｗ膜とＷＳｉ膜とＷＮ膜のエツチング速度は
ほぼ同じ大きさとなることが分かる。従って、ＳＦａ
（５０％ ）＋ＣＨＦ５（５０％）の混合ガスを使用す
ることによって、例えばＷ／ Ｗ Ｓ ｉの２層構造膜
の加工でも、１層目と２層目の膜のエツチング速度が等
しいため、あたかも１層の膜を加工するとの同じ状態を
実現でき、横方向へのエツチングが十分に抑制されたパ
ターン転写精度の高い加工方法を可能とする。例として
Ｗ、／ＷＳｉを用いたが、この他にＷ／ＷＮ、ＷＳｉ／
ＷＮ、ＴｉＮ／ＴｉＳｉ。
ング速度で正規化したＷＳｉ膜とＷＮ＠のエツチング速
度比を縦軸にし、横軸にＳＦ６ガス混合比をとったもの
である。これより、ＳＦｓ ガス混合比を５０％に設定
した場合、Ｗ膜とＷＳｉ膜とＷＮ膜のエツチング速度は
ほぼ同じ大きさとなることが分かる。従って、ＳＦａ
（５０％ ）＋ＣＨＦ５（５０％）の混合ガスを使用す
ることによって、例えばＷ／ Ｗ Ｓ ｉの２層構造膜
の加工でも、１層目と２層目の膜のエツチング速度が等
しいため、あたかも１層の膜を加工するとの同じ状態を
実現でき、横方向へのエツチングが十分に抑制されたパ
ターン転写精度の高い加工方法を可能とする。例として
Ｗ、／ＷＳｉを用いたが、この他にＷ／ＷＮ、ＷＳｉ／
ＷＮ、ＴｉＮ／ＴｉＳｉ。
Ｔａ／ＴａＮといったように適用可能な組み合わせは多
数あり、本特許請求の範囲と何ら制限するものではない
。
数あり、本特許請求の範囲と何ら制限するものではない
。
また第１図から、ＳＦａ ガスの混合比を５０％よりも
小さくすると、順テーパの断面形状を有する加工が可能
となり、逆に５０％よりも大きくすると、Ｔ聖断面形状
を有する加工が可能となることが分かる。順テーパ加工
は、配線に適用することによって、断線の起こりにぐい
プロセスが実現可能となり、Ｔ型加工は、ゲート配線に
適用することによってセルファラインプロセスが実現可
能となる。
小さくすると、順テーパの断面形状を有する加工が可能
となり、逆に５０％よりも大きくすると、Ｔ聖断面形状
を有する加工が可能となることが分かる。順テーパ加工
は、配線に適用することによって、断線の起こりにぐい
プロセスが実現可能となり、Ｔ型加工は、ゲート配線に
適用することによってセルファラインプロセスが実現可
能となる。
以上のように、本発明はＳ Ｆ ａ 十ＣＨＦ ３混合
ガスの混合比を変えることによって、多層膜の各層のエ
ツチング速度比を制御出来る為、各工程で要求される断
面形状を高いパターン転写精度で実現可能とするもので
ある。
ガスの混合比を変えることによって、多層膜の各層のエ
ツチング速度比を制御出来る為、各工程で要求される断
面形状を高いパターン転写精度で実現可能とするもので
ある。
く作 用〉
半導体基板上に形成されるゲート金属、配線金属、若し
くはオーミック金属として高融点金属を主成分とする多
層構造の金属薄膜をドライ加工する工程に於いて、エツ
チングガスとしてＳＦ６とＣＨＦ３の混合ガスを主成分
としたものを使用しＳＦａ とＣＨＦ３の混合比を変え
ることによって前記多層構造金属膜の各層のエツチング
速度の制御を行ない要求される加工断面形状を実現する
。
くはオーミック金属として高融点金属を主成分とする多
層構造の金属薄膜をドライ加工する工程に於いて、エツ
チングガスとしてＳＦ６とＣＨＦ３の混合ガスを主成分
としたものを使用しＳＦａ とＣＨＦ３の混合比を変え
ることによって前記多層構造金属膜の各層のエツチング
速度の制御を行ない要求される加工断面形状を実現する
。
〈実施例〉
以下の図に示す実施例にもとずいて本発明を詳述する。
尚、これによ−て本発明は限定を受けるものではない。
本発明の一実施例を第２図に示す。第２図は高融点金属
ゲートによるセルファラインプロセスヲ用いたＦＥＴへ
の応用である。半絶縁性ＧａＡｓ基板１上にＳｉイオン
注入（５０ＫｅＶ、４゜５Ｅ１２ｃｍ−２）を行ない、
アニール（８５０Ｃ。
ゲートによるセルファラインプロセスヲ用いたＦＥＴへ
の応用である。半絶縁性ＧａＡｓ基板１上にＳｉイオン
注入（５０ＫｅＶ、４゜５Ｅ１２ｃｍ−２）を行ない、
アニール（８５０Ｃ。
スパッタを用いて蒸着する（第２図（ｂ））。Ｗ膜４の
スパッタ条件は、ガスＡｒ、ガス圧５ ｍ Ｔｏｒｒ。
スパッタ条件は、ガスＡｒ、ガス圧５ ｍ Ｔｏｒｒ。
電カフ ０ Ｗである。ＷＳｉＳａＯ２合は、ガスＡｒ
。
。
ガス圧７ ｍ Ｔｏｒｒ 、電力１００Ｗ、Ｓｉの組成
比は０．５である。次に、ゲートのフォトエツチングを
行ない、レジスト５をマスクに本発明による加工を行な
う。エツチングガスにはＳＦａ＋ＣＨＦ５（５０％）′
！ｉｌ−用い、ガス圧１０ Ｐａ、印加電力１００Ｗの
条件のもと、ＲＩＥ加工を行なう（第２図（Ｃ））。レ
ジスト５剥雅浚、ｎ＋注入用フォトエツチングを行ない
、Ｗ４．／ＷＳｉ３ゲート金属並びにレジストをマスク
にして、Ｓｉイオン注入（５０ＫｅＶ、 ２Ｅ １３
ｃｍ−２）’Ｔｈ行ない、レジスト剥離後ランプアニ
ールを行な１ってｎ＋ＧａＡｓ層７を形成する（第２図
（ｄ））。最後に、オーミック電極としてＡｕＧｅ／Ｎ
ｉ／Ａｕ（７００Ａ／２５０人／１０００人）８を蒸着
し、４２０℃でアロイを施してオーミックをとる（第２
図（ｅ））。以上の工程を経て、高融点金属ゲートによ
るセルファラインプロセスを用いたＦＥＴが得られる。
比は０．５である。次に、ゲートのフォトエツチングを
行ない、レジスト５をマスクに本発明による加工を行な
う。エツチングガスにはＳＦａ＋ＣＨＦ５（５０％）′
！ｉｌ−用い、ガス圧１０ Ｐａ、印加電力１００Ｗの
条件のもと、ＲＩＥ加工を行なう（第２図（Ｃ））。レ
ジスト５剥雅浚、ｎ＋注入用フォトエツチングを行ない
、Ｗ４．／ＷＳｉ３ゲート金属並びにレジストをマスク
にして、Ｓｉイオン注入（５０ＫｅＶ、 ２Ｅ １３
ｃｍ−２）’Ｔｈ行ない、レジスト剥離後ランプアニ
ールを行な１ってｎ＋ＧａＡｓ層７を形成する（第２図
（ｄ））。最後に、オーミック電極としてＡｕＧｅ／Ｎ
ｉ／Ａｕ（７００Ａ／２５０人／１０００人）８を蒸着
し、４２０℃でアロイを施してオーミックをとる（第２
図（ｅ））。以上の工程を経て、高融点金属ゲートによ
るセルファラインプロセスを用いたＦＥＴが得られる。
ぐ発明の効果〉
本発明を用いて、高融点金属のドライエッチを行なうと
、ガスの混合比だけで容易に工・ノチング速度の制御を
行なえるため、工程が簡略化される。
、ガスの混合比だけで容易に工・ノチング速度の制御を
行なえるため、工程が簡略化される。
ま之他のガスとの切替えがないため安全で安定に処理す
ることができ、産業界へ大いに貢献することができる。
ることができ、産業界へ大いに貢献することができる。
第１図は本発明の基本原理となる実験結果を示す図、第
２図は本発明の詳細な説明する為の工程説明図、第３図
は従来技術を用いてＷ／ＷＳｉ２層構造膜を加工した場
合の断面形状の説明図。 第４図はＷＳｉ膜のエツチング速度のＳｉ組成比依存性
を説明するための実験結果を示す図である。 １・・・半絶縁性ＧａＡｓ基板、 ２− ｎ −Ｇ ａ Ａ ｓ能動層、 ３、 １０・・・ＷＳ ＩＸ （ｘ＝０．５ ）膜、４
．１１・・・Ｗ膜、 ５−ＡＺ−１４００−２７１ｚシスト、６・・・Ｐ
ＳｉＮ膜、 ７−・−ｎ＋ＧａＡｓ層、 ８−＝ＡｕＧｅ／Ｎ ｉ ／Ａｕオーミ ツク電極９・
・・半導体基板、 １２・・・フォトレジスト。
２図は本発明の詳細な説明する為の工程説明図、第３図
は従来技術を用いてＷ／ＷＳｉ２層構造膜を加工した場
合の断面形状の説明図。 第４図はＷＳｉ膜のエツチング速度のＳｉ組成比依存性
を説明するための実験結果を示す図である。 １・・・半絶縁性ＧａＡｓ基板、 ２− ｎ −Ｇ ａ Ａ ｓ能動層、 ３、 １０・・・ＷＳ ＩＸ （ｘ＝０．５ ）膜、４
．１１・・・Ｗ膜、 ５−ＡＺ−１４００−２７１ｚシスト、６・・・Ｐ
ＳｉＮ膜、 ７−・−ｎ＋ＧａＡｓ層、 ８−＝ＡｕＧｅ／Ｎ ｉ ／Ａｕオーミ ツク電極９・
・・半導体基板、 １２・・・フォトレジスト。
Claims (1)
- １、半導体基板上に形成され、高融点金属を主成分とす
る多層構造の金属薄膜をドライ加工する際、ＳＦ＿６と
ＣＨＦ＿３との混合ガスを主成分とするエッチングガス
を用い、ＳＦ＿６とＣＨＦ＿３との混合比を変えること
により前記多層構造金属薄膜の各層のエッチング速度を
制御することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149050A JP2506151B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149050A JP2506151B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022618A true JPH022618A (ja) | 1990-01-08 |
| JP2506151B2 JP2506151B2 (ja) | 1996-06-12 |
Family
ID=15466556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149050A Expired - Fee Related JP2506151B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506151B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276224A (ja) * | 1988-09-10 | 1990-03-15 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPH07235539A (ja) * | 1994-02-25 | 1995-09-05 | Sony Corp | 積層配線およびそのドライエッチング方法 |
| US5510292A (en) * | 1994-03-04 | 1996-04-23 | Fujitsu Limited | Manufacturing method for a semiconductor device having local interconnections |
| JP2005302840A (ja) * | 2004-04-07 | 2005-10-27 | Elpida Memory Inc | 半導体装置の製造方法 |
Citations (6)
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|---|---|---|---|---|
| JPS58204538A (ja) * | 1982-05-05 | 1983-11-29 | シ−メンス・アクチエンゲゼルシヤフト | 集積回路を含む基板上に金属ケイ化物・ポリシリコン二重層の構造を作る方法 |
| JPS59181676A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置 |
| JPS61168228A (ja) * | 1985-01-19 | 1986-07-29 | Sharp Corp | ドライエツチング方法 |
| JPS62154628A (ja) * | 1985-12-26 | 1987-07-09 | Matsushita Electric Ind Co Ltd | ドライエツチング方法 |
| JPS62238382A (ja) * | 1986-04-07 | 1987-10-19 | Canon Inc | ドライエツチングガス及びドライエツチング方法 |
| JPS6432627A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Low-temperature dry etching method |
-
1988
- 1988-06-15 JP JP63149050A patent/JP2506151B2/ja not_active Expired - Fee Related
Patent Citations (6)
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| US7371692B2 (en) | 2004-04-07 | 2008-05-13 | Elpida Memory, Inc. | Method for manufacturing a semiconductor device having a W/WN/polysilicon layered film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2506151B2 (ja) | 1996-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |