JPH0226315B2

JPH0226315B2 -

Info

Publication number: JPH0226315B2
Application number: JP60087146A
Authority: JP
Inventors: Hiroshi Iwahashi; Masamichi Asano
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1985-04-23
Filing date: 1985-04-23
Publication date: 1990-06-08
Also published as: JPS60258799A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、例えばメモリ本体の出力ビツト数の
制御を行なう制御用メモリ回路を備えた半導体メ
モリ装置に関する。

〔発明の技術的背景とその問題点〕

近年、例えばマイクロコンピユータでは、４ビ
ツト、８ビツト、16ビツトのような各種の単位を
それぞれ情報処理の基本単位とするものが開発さ
れている。このため、マイクロコンピユータで使
用される半導体メモリ装置においても、４ビツ
ト、８ビツト、16ビツトの各単位で構成されたメ
モリが16ビツトのマイクロコンピユータにおい
て、８ビツト単位で構成されたメモリを使用する
場合には、メモリを２個並列にして16ビツト単位
の情報を得るように構成される必要がある。即
ち、このような場合には、常にメモリを２個づつ
使用する必要があるため、メモリ回路を構成する
際の配線が増大したり、又メモリに対するアクセ
スが遅くなるなどの問題がある。

即ち、従来の半導体メモリ装置では、情報の基
本単位が予め決定されているなど、固定的な構成
であるため、汎用性のある情報処理システムにフ
レキシブルに対処できない面がある。

〔発明の目的〕

本発明の目的は、例えば情報処理の基本単位が
異なる各種の情報処理装置に対して、フレキシブ
ルに使用することを可能にできる汎用性を備えた
半導体メモリ装置を提供することにある。

〔発明の概要〕

本発明は、メモリ本体に対して制御用メモリを
付加した半導体メモリ装置である。制御用メモリ
は、例えばメモリ本体のアドレス入力端子を特定
入力端子として共用し、このアドレス入力端子か
ら入力される制御データを記憶するメモリ回路で
ある。この制御データは、例えばメモリ本体の出
力ビツト数を制御するなどのメモリ本体の動作制
御に応じて予め決定されたデータである。

このような制御用メモリを備えた構成により、
制御データに応じた動作制御が可能となり、汎用
性を得ることができる。

〔発明の実施例〕

以下図面を参照して本発明の一実施例を説明す
る。第１図は一実施例に係わる半導体メモリ装置
の制御用メモリ回路の構成を示す回路図であり、
第２図はそのメモリ本体の構成を示す回路図であ
る。第１図において、制御用メモリ回路は、トラ
ンジスタf₁，f₂からなるインバータ、トランジス
タf₃，f₄からなる波形整形用インバータ及びトラ
ンジスタf₅，f₆からなる波形整形用インバータを
備えている。トランジスタf₁，f₂からなるインバ
ータは、アドレス入力端子ATから入力される入
力信号が所定の閾値レベル以上の際に反転動作す
る。ここで、アドレス入力端子ATは、通常では
アドレスバツフア１０の動作を制御するアドレス
制御信号が入力される端子である。アドレスバツ
フア１０は、第２図のメモリ本体をアクセスする
際のアドレスデータを格納するバツフアメモリで
ある。

フローテイングゲート型トランジスタf₁₁は、
制御用メモリ回路のメモリ素子であり、フローテ
イングゲートに電気的に電子を注入するか否か
で、「１」又は「０」を記憶する。トランジスタ
f₇₀，f₇₁，f₈，f₉，f₁₀は、トランジスタf₁₁のフロ
ーテイングゲートに対する電子の注入を制御する
ためのトランジスタである。また、トランジスタ
f₁₂，f₁₃は、トランジスタf₁₁の出力制御を行なう
ためのトランジスタである。ここで、トランジス
タf₁，f₃，f₅，f₇₀，f₇₁，f₁₂，f₁₃は、例えばデイプ
レツシヨン型ＮチヤネルMOSトランジスタであ
り、またトランジスタf₂，f₄，f₆，f₈，f₉，f₁₀は、
例えばエンハンスメント型ＮチヤネルMOSトラ
ンジスタである。

次に、メモリ本体は、第２図に示すように、メ
モリ単位を複数個例えば４個使用することで構成
される。この実施例は情報の書き換えが可能な
ROM、すなわちEPROM（イレイザブル・プログ
ラマブル・リード・オンリ・メモリ）に適用した
場合を示す。半導体メモリを構成する一メモリ単
位は、第１〜第４のメモリブロツク１１₁〜１１₄
を備える。図では一部省略してあるが、これらメ
モリブロツク１１₁〜１１₄は、共通の行線C₁〜C_n
を有している。一方各メモリブロツク１１₁〜１
１₄は、それぞれ列線L₁₁〜L_o1，L₁₂〜L_o2，L₁₃〜
L_o3，L₁₄〜L_o4を有している。各行線と各列線の
交差部には、それぞれメモリセル１２がマトリク
ス状に配設されている。このメモリセル１２はそ
れぞれゲートが行線に、ドレインが列線に接続さ
れ、ソースがアースに接続されるフローテイング
ゲート型MOSトランジスタ１３から構成されて
いる。このフローテイングゲート型MOSトラン
ジスタ１３はフローテイングゲートに電子が注入
されている時は、しきい値電圧が上昇し、ゲート
に通常「１」レベルの電圧が印加されても、オン
状態とならず、電子が注入されていない時はオン
状態となるものである。すなわち、フローテイン
グゲートに電気的に電子を注入するか否かで、
「１」または「０」を記憶するようになる。

このようなメモリセル１２を指定するための列
線および行線の指定は、列および行デコーダ１
４，１５で行なう。列デコーダ１４にはCPU等
（図示しておらず）から、列アドレスデータが供
給され、列線を指定する列指定信号R₁〜R_oのい
ずれか１つを選択的に発生する。たとえば、列指
定信号R₁は４つのMOSトランジスタT₁₁〜T₁₄の
ゲートに、共通に供給される。これらトランジス
タT₁₁〜T₁₄は、各々メモリブロツク１１₁〜１１₄
の第１番目の列線L₁₁〜L₁₄にソースが接続されて
いる。上記信号R₁によつてトランジスタT₁₁〜
T₁₄のゲートが制御され、トランジスタT₁₁〜T₁₄
は、例えば同時に導通することで、同時に指定さ
れるように構成されている。信号R₂はMOSトラ
ンジスタT₂₁〜T₂₄のゲートに供給されており、
列線L₂₁〜L₂₄を指定する。以下同様に、信号R_o
では列線L_o1〜L_o4が指定されるように構成されて
いる。一方、行デコーダ１５は、行アドレスデー
タが供給され、行線C₁〜C_nのいずれかを指定す
る信号を発生する。

たとえば、信号R₁が発生され、４本の列線L₁₁
〜L₁₄が指定され、同時に行線C₁が指定されると、
各交差部に対応して設けられているメモリセル１
２₁〜１２₄が指定される状態となる。すなわち、
各メモリブロツク１１₁〜１１₄において、このよ
うに１つづつのメモリセル１２が指定される状態
となる。

すなわち、各メモリブロツク１１₁〜１１₄それ
ぞれから、MOSトランジスタT₁₁〜T_o1，T₁₂〜
T_o2，T₁₃〜T_o3，T₁₄〜T_o4を介して、各メモリブ
ロツク毎に指定された列の信号が取り出されるも
ので、各メモリブロツク１１₁〜１１₄それぞれ毎
に、点ａ〜ｄでそれぞれ列線からの信号を供給す
る。そして、この各ａ〜ｄ点の信号は、MOSト
ランジスタ１６₁〜１６₄を介して検知し、トラン
ジスタ１６₁と１６₂および１６₃と１６₄からのそ
れぞれの出力信号をそれぞれ統合して、トランジ
スタ１７₁，１７₂にそれぞれ供給する。このトラ
ンジスタ１７₁，１７₂からの出力信号は、統合し
て第１の出力部１８₁に供給する。また、上記ト
ランジスタ１６₃および１６₄からの出力信号を統
合して、トランジスタ１９に供給する。このトラ
ンジスタ１９からの出力信号は、第２の出力部１
８₂に供給する。さらに、ｂおよびｄ点の信号は、
それぞれMOSトランジスタ２０₁および２０₂に
供給する。そして、このトランジスタ２０₁およ
び２０₂各々からの出力信号をそれぞれ第３およ
び第４の出力部１８₃，１８₄に供給する。

上記トランジスタ１６₁および１６₃のゲートに
は、アドレス情報の１ビツト情報に対応した信号
A₁が供給されゲート開閉制御する。また、トラ
ンジスタ１６₂，１６₄は、信号A₁を反転した信号
A₁によつてゲート開閉制御される。さらに、ト
ランジスタ１７₁，１７₂はそれぞれアドレス情報
の１ビツト情報に対応した信号A₀およびその反
転信号₀によつてゲート制御される。また、ト
ランジスタ１９は外部から供給される制御信号１
３₀で、ゲート制御され、トランジスタ２０₁，２
０₂は制御信号C₀で制御される。

上記第１〜第４の出力部１８₁〜１８₄は、それ
ぞれセンスアツプ２１および出力回路２２から構
成されており、それぞれ第１〜第４の出力端子２
３₁〜２３₄を介して情報が出力されるようになつ
ている。

すなわち、上記のように構成された半導体メモ
リ装置の１つのメモリ単位にあつては、たとえば
ビツト数を選択する制御信号B₀，C₀が共に「０」
レベルの状態に設定しておくと、トランジスタ１
９，２０₁，２０₂がカツトオフ状態にあり、出力
部１８₂〜１８₄に対する情報伝達が禁示される。
そして、この状態では制御信号A₀およびA₁はメ
モリブロツク１１₁〜１１₄の１つを選択するアド
レス情報となるので、このアドレス信号A₀およ
びA₁の論理レベル状態で、４つのメモリブロツ
ク１１₁〜１１₄のうち１つが選択される。例えば
A₁，A₀が共に「１」の時は、トランジスタ１６
_１，１７₁のゲートが開かれ、点ａにおけるメモリ
ブロツク１１₁からの情報が出力部１８₁に導かれ
る。したがつて、この図に示されるメモリ単位が
４組である場合、４ビツトの出力情報が得られる
ようになる。

また、信号B₀が「１」レベルで、信号C₀が
「０」レベルでかつ、信号A₀を「１」レベルに設
定しておくと、トランジスタ１７₂，２０₁，２０
_２がカツトオフ状態となり、アドレスデータの入
力および信号A₁の状態により、選択的に第１お
よび第２のメモリブロツク１１₁，１１₂の一方の
記憶情報が第１の出力端子２３₁から出力される
ようになる。同時に、第３および第４のメモリブ
ロツク１１₃，１１₄の一方の記憶情報が、選択的
に第２の出力端子２３₂から出力される。すなわ
ち２ビツト並列の情報が出力されるようになり、
４つのメモリ単位で８ビツトの情報が出力され
る。

さらに、信号B₀およびC₀が共に「１」レベル
で、かつ信号A₀およびA₁を「１」レベルに設定
しておくと、トランジスタ１６₂，１６₄，１７₂
がカツトオフ状態となり、第１〜第４のメモリブ
ロツク１１₁〜１１₄内のメモリセルの記憶情報
が、それぞれ第１〜第４の出力端子２３₁〜２３₄
から出力されるようになる。すなわち４つのメモ
リ単位で16ビツトの情報が得られる状態となる。

第３図は、上記出力回路２２₁〜２２₄の１つ、
例えば出力回路２２₃を取り出しその具体例を示
す。前記の説明から明らかなように、出力部１８
_３には、信号C₀が「１」の時、トランジスタ２０₁
がオン状態となり、メモリブロツク１１₂からの
出力ビツト情報が伝達される。そして、信号C₀
が「０」ならばトランジスタ２０₁がオフ状態と
なるもので、この時は特に出力回路２２₃は動作
する必要はない。したがつて、信号C₀が「０」
である時、出力回路２２₃に流れる電流をカツト
して、不必要な電力を減らすようにすることが効
果的である。

この出力回路２２₃は、センスアンプ２１₃から
の信号が供給されるインバータ回路I₁を備えてい
る。この回路I₁は、信号C₀が「１」の時、センス
アンプからの信号を反転して、信号X₁を出力す
るように構成されるもので、この信号X₁は、次
段のインバータ回路I₂でさらに反転する。この回
路I₂は、信号C₀が「１」レベルの時に、信号X₂
を出力するようにしている。この信号X₂は、出
力トランジスタ３０のゲートに供給されている。
このトランジスタ３０には、直列にトランジスタ
３１が接続されており、その接続点における電位
を出力端子２２₃〜２２₃から出力するようにして
いる。また、信号X₂は、上記同様のインバータ
回路I₃に供給される。この回路I₃は、信号C₀が
「１」の時に反転動作するようになつており、こ
の回路I₃からの出力信号は、ソースがアースされ
ているトランジスタ３２のドレインに供給され
る。このトランジスタ３２のゲートには、信号
C₀を反転した信号₀が供給されており、ドレイ
ンにおける電位レベル信号X₃を前記トランジス
タ３１のゲートに供給するようになつている。

すなわち、このように構成される出力回路にあ
つては、信号C₀が「１」でセンスアンプからの
データが「０」である時には、信号X₂は「０」
となり、トランジスタ３０はオフ状態となる。ま
た、回路I₃において信号X₂が反転され、信号X₃
は「１」となり、トランジスタ３２はオフ状態に
あるので、トランジスタ３１はオン状態となる。
したがつて、出力端子２３₃から「０」が出力さ
れるようになる。また、信号C₀が「１」で、セ
ンスアンプからのデータが「１」の時には、信号
X₁、X₂、X₃は、それぞれ「０」、「１」、「０」の
レベル状態となり、トランジスタ３０がオン、ト
ランジスタ３１がオフ状態となり、出力端子２３
_３には「１」が出力される。すなわち、信号C₀が
「１」の時には、出力回路が動作状態となつてい
る。

次に、信号C₀が「０」の時には、インバータ
回路I₁〜I₃は非動作状態となり、この時には、セ
ンスアンプ２１₃からのデータにかかわらず、信
号X₁は「１」なので、信号X₂は「０」、信号X₃
も、トランジスタ３２がオン状態にあり、「０」
となつている。したがつて、トランジスタ３０，
３１は共にオフ状態となり、出力回路２２₃は非
動作状態となる。

上記の説明では、出力部１８₃における出力回
路２２₃について説明したが、出力部１８₄につい
ても同様で、出力部１８₂においては、第２図に
おける信号C₀，₀を、信号B₀、₀にかえれば、
同様の回路で使用できる。

また、この様な出力回路を使用すれば、第１図
に示したトランジスタ１９，２０₁，２０₂は省略
できる。

前記のような構成の制御用メモリ回路及びメモ
リ本体からなる半導体メモリ装置において、同実
施例の動作を説明する。先ず、第１図において、
トランジスタf₁，f₂からなるインバータは、入力
端子ATに、例えば10V以上の電圧が印加されな
いと、反転動作しないように設計されている。つ
まり、入力端子ATが10V以下では、入力が「０」
であるとして、節点N₁は「１」のままである。
これは、入力端子ATをアドレス入力として使用
する時、つまり通常の使用状態では、0Vと5Vの
間を変動するため、これに応答しないようにする
ものである。この0Vと5Vの間の変動では、アド
レスバツフア１０が応答するようになつている。
なお、トランジスタf₃，f₄およびf₅，f₆で波形整
形用のインバータを形成している。

フローテイングゲート型トランジスタf₁₁は、
不揮発性メモリ素子であり、フローテイングゲー
トに、電子の注入が行なわれていない時には、ゲ
ートに5Vの電圧が印加された時にオン状態とな
るものである。また電子の注入されている状態で
は、ゲートに5Vの電圧が印加されてもオフ状態
を保つようになつている。この素子のゲート電位
は、トランジスタf₇₀とf₇₁の節点N₄で決められて
いる。通常アドレス信号が端子ATに入力されて
いる状態では、節点N₁，N₂，N₃はそれぞれ
「１」、「０」、「１」となつているので、トランジ
スタf₅とf₇₁の節点N₅は、「０」レベルとなつてい
る。しかしながら、節点N₅が「０」レベルとな
つていても、トランジスタf₇₀，f₇₁の能力を適当
に設定することにより、上記節点N₄を電源電圧
Vc程度、例えば5V程度の「１」レベルの状態に
保つことができる。この時、トランジスタf₁₀は
節点N₅が「０」レベルの状態にあり、オフ状態
となつており、また節点N₃が「１」レベルの状
態となつているので、トランジスタf₁₂はオン状
態となつている。したがつて、トランジスタf₁₁，
f₁₃でインバータが形成される。このトランジス
タf₁₁フローテイングゲートには、電子が注入さ
れていず、かつゲート電位は「１」レベル状態と
なつているので、このトランジスタf₁₁はオン状
態となり、節点N₇は「０」となる。すなわち、
制御信号B₀又はC₀は「０」レベルの状態となる。

また、トランジスタf₁₁のフローテイングゲー
トに電子が注入されていれば、このゲート「１」
レベルの信号が供給されても、トランジスタf₁₁
はオフ状態のままである。すなわち、節点N₇は、
「１」レベルとなり、信号B₀又はC₀は「１」レベ
ルの状態となる。

このように、トランジスタf₁₁に電子が注入さ
れているか否かの状態により、制御信号B₀およ
びC₀の論理レベル状態を決めることができる。

次に、このフローテイングゲート型トランジス
タf₁₁に電子を注入する場合について説明する。
この場合、入力端子ATに対して高電位の例えば
25Vの電圧を印加する。この時、トランジスタf₂
はオン状態となり、節点N₁は「０」、N₂は
「１」、N₃は「０」となる。そして節点N₄，N₅
は、トランジスタf₉を介して、充電される。この
時の節点N₄，N₅の電位は、25Vからトランジス
タf₉のしきい値電圧をひいた電圧となる。そのた
め、トランジスタf₁₀はオン状態となり、フロー
テイングゲート型トランジスタf₁₁のドレインお
よびゲートに、充分な電圧が印加され、フローテ
イングゲートに電子が注入される。このようにし
て、１ビツトのアドレス入力用の端子ATを、ト
ランジスタf₁₁のフローテイングゲートに電子を
注入する場合の端子として共用することができ
る。

なお、上記制御信号発生回路の実施例では、メ
モリ素子として、フローテイングゲート型のトラ
ンジスタを用いたが、MNOS（金属窒化酸化膜半
導体）でもよいことがもちろんである。

このようにして、制御用メモリ回路の不揮発性
メモリ素子（トランジスタf₁₁）に、アドレス入
力端子ATを利用して予め制御データを記憶させ
ることにより、第２図に示すメモリ本体の出力ビ
ツト数を決定することができる。このため、ビツ
ト構成の異なる情報処理装置において、そのビツ
ト構成に応じてメモリ本体の出力ビツト数を設定
することができる。したがつて、各種のビツト構
成の情報処理装置に対して、フレキシブルに適用
することが可能となる。

また、前記実施例では、メモリ本体の出力ビツ
ト数の制御用として、制御用メモリ回路の動作を
説明したが、これに限ることはない。即ち、メモ
リ本体の動作制御に応じた制御データを予め制御
用メモリ回路に記憶すれば、メモリ本体の他の動
作制御にも適用することができる。例えば、メモ
リ本体の特定のアドレスの情報を、アクセス不可
にするような制御に適用する場合である。

尚、前記制御用メモリ回路の入力端子としてア
ドレス入力端子ATを共用した場合について説明
したが、これに限ることなく他の入力端子（例え
ばチツプセレクト端子）又は特別に設置した入力
端子でもよい。

〔発明の効果〕

以上詳述したように本発明によれば、予めメモ
リ本体の動作制御に応じた制御データを記憶させ
ることにより、メモリ本体の動作に汎用性を持た
せることが可能となる。したがつて、例えば情報
処理のビツト構成が異なる各種の情報処理装置に
対して、メモリ装置としてフレキシブルに適用す
ることができるなどの効果を得ることができるも
のである。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる制御用メモ
リ回路の構成を示す回路図、第２図は同実施例の
メモリ本体の構成を示す回路図、第３図は第２図
の出力回路の具体的構成を示す回路図である。１１₁〜１１₄…メモリブロツク、１２…メモリ
セル、１３…フローテイングゲート型MOSトラ
ンジスタ、１４…列デコーダ、１５…行デコー
ダ、１６₁〜１６₄，１７₁〜１７₂，１９，２０₁，
２０₂…MOSトランジスタ、１８₁〜１８₄…出力
部、２１…センスアンプ、２２…出力回路、２３
_１〜２３₄…第１〜第４の出力端子、f₁₁…フローテ
イングゲート型トランジスタ。

Claims

【特許請求の範囲】１マトリクス状のメモリセル、アドレスデコー
ダ、アドレス入力端子及び入出力回路のそれぞれ
を有するメモリ本体と、前記アドレス入力端子を共用し、通常のアドレ
ス入力信号の入力電位レベル範囲外のレベルに設
定された前記アドレス入力端子の入力に応じてデ
ータを記憶する制御用メモリ回路とを具備し、こ
のデータに応じて前記メモリ本体に対する所定の
制御を行なうようにした半導体メモリ装置。