JPH0226473A - 画線付加装置 - Google Patents
画線付加装置Info
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- JPH0226473A JPH0226473A JP17674588A JP17674588A JPH0226473A JP H0226473 A JPH0226473 A JP H0226473A JP 17674588 A JP17674588 A JP 17674588A JP 17674588 A JP17674588 A JP 17674588A JP H0226473 A JPH0226473 A JP H0226473A
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- 238000000034 method Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は線画を取扱う記録装置に関し、特にその線画の
幅の変更装置に関する。
幅の変更装置に関する。
（従来の技術）
従来、上述した線画の幅の変更は、副走査方向に１ドツ
トだけ太めたり、あるいは細めたりして行っていた。例
えば、新聞や雑誌を印刷する場合には、印刷機の性能に
より実際の線画の幅より細くなる場合がある。その際、
従来の装置によれば、線画の幅を太くすることにより印
刷機の特性を補うことができた。また、単に一律に線画
を太（したり、あるいは細くしたりする場合にも使用す
ることができた。
トだけ太めたり、あるいは細めたりして行っていた。例
えば、新聞や雑誌を印刷する場合には、印刷機の性能に
より実際の線画の幅より細くなる場合がある。その際、
従来の装置によれば、線画の幅を太くすることにより印
刷機の特性を補うことができた。また、単に一律に線画
を太（したり、あるいは細くしたりする場合にも使用す
ることができた。
第７図は、従来技術による画線付加装−〇−例を示すブ
ロック図である。第７図において、２１は参照領域出力
回路、２２はＲＯＭによる画線付加利用回路である。
ロック図である。第７図において、２１は参照領域出力
回路、２２はＲＯＭによる画線付加利用回路である。
第７図に示す従来の画線付加装置では、ＲＯＭによって
画線付加の判定のみを行りている。
画線付加の判定のみを行りている。
よって、副走査方向に１ドツトだけ太めたり、あるいは
細めたりすることしかできず、２ドット以上については
処理することができない。
細めたりすることしかできず、２ドット以上については
処理することができない。
（発明が解決しようとする課題）
上述したよ５に本発明は、ＲＯＭによつて画線付加の判
定のみを行っているため、副走査方向に１ドツトだけた
めたり、あるいは細めたりすることができず、２ドツト
以上については処理することができないと云う欠点があ
る。
定のみを行っているため、副走査方向に１ドツトだけた
めたり、あるいは細めたりすることができず、２ドツト
以上については処理することができないと云う欠点があ
る。
本発明の目的は、画線付加判定結果としての判定信号と
、そのときのデータとをそれぞれ複数の１ライン遅延素
子に格納しておき、これらによって画線付加結果の出力
を制御することＫより上記欠点を除去し、２ドツト以上
の処理を実行できるように構成した画線付加装置を提供
することにある。
、そのときのデータとをそれぞれ複数の１ライン遅延素
子に格納しておき、これらによって画線付加結果の出力
を制御することＫより上記欠点を除去し、２ドツト以上
の処理を実行できるように構成した画線付加装置を提供
することにある。
（課題を解決するための手段）
本発明による画線付加装置は参照領域出力回路と、画線
付加判定回路と、判別信号格納回路と、画線付加結果格
納回路と、画線付加結果出力制御回路とを真備して構成
したものである。
付加判定回路と、判別信号格納回路と、画線付加結果格
納回路と、画線付加結果出力制御回路とを真備して構成
したものである。
参照領域出力回路は、副走査方向に対して参照する領域
を出力するためのものである。
を出力するためのものである。
画線付加判定回路は、参照領域が所定のパターンに当て
はまるか否かを判定するためのものである。
はまるか否かを判定するためのものである。
判別信号格納回路は、画線付加判定出力のうち、副走査
方向に２ドツトの分画線を付加するか否かの判別信号を
格納するためのものである。
方向に２ドツトの分画線を付加するか否かの判別信号を
格納するためのものである。
画線付加結果格納回路は、画線付加判定出力のうち、副
走査方向に１ドツト分の画線が付加されたデータを格納
するためのものである。
走査方向に１ドツト分の画線が付加されたデータを格納
するためのものである。
画線付加結果出力制御回路は、判別信号格納データによ
って画線付加判定出力結果データと画線付加結果格納デ
ータとの出力を制御するためのものである。
って画線付加判定出力結果データと画線付加結果格納デ
ータとの出力を制御するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による画線付加装置の一実施例を示す
ブロック図である。
ブロック図である。
第１図において、１１は参照領域出力回路、１２は画線
付加判定回路、１３は判別信号格納回路、１４は画線付
加結果格納回路、１５は画線付加結果出力制御回路であ
る。
付加判定回路、１３は判別信号格納回路、１４は画線付
加結果格納回路、１５は画線付加結果出力制御回路であ
る。
第１図において、端子１０１から参照領域出力回路１１
に対して２値のシリアルデータが入力される。参照領域
出力回路１１では、入力されたデータを１ライン単位に
格納し、５ライン分のデータが格納されたところで、５
ライン分の各ラインから１ドツトずつ順次読出されるも
のとする。
に対して２値のシリアルデータが入力される。参照領域
出力回路１１では、入力されたデータを１ライン単位に
格納し、５ライン分のデータが格納されたところで、５
ライン分の各ラインから１ドツトずつ順次読出されるも
のとする。
本発明を説明するにあたり、第２図のように主走査１ド
ツト、副走査５ライ／の参照領域について説明していく
。もちろん、他のライン数やドツト数でも同様な方法で
実現することができることは勿論である。また、画線の
変換方式は、簡単のため１ドツトを２ドツトに変換する
か、あるいは１ドツトを３ドツトに変換するものと仮定
する。もちろん、他の変更も同様な方法で実現すること
ができる。また、画素の変換方向は簡単のため黒側とす
る。もちろん、白側も同様な方法で実現することができ
る。第２図における僑印は、成る時間での参照領域中の
注目画素を表わし、■印は当該参照領域での画線付加の
結果を反映させて出力する画素を表わしている。
ツト、副走査５ライ／の参照領域について説明していく
。もちろん、他のライン数やドツト数でも同様な方法で
実現することができることは勿論である。また、画線の
変換方式は、簡単のため１ドツトを２ドツトに変換する
か、あるいは１ドツトを３ドツトに変換するものと仮定
する。もちろん、他の変更も同様な方法で実現すること
ができる。また、画素の変換方向は簡単のため黒側とす
る。もちろん、白側も同様な方法で実現することができ
る。第２図における僑印は、成る時間での参照領域中の
注目画素を表わし、■印は当該参照領域での画線付加の
結果を反映させて出力する画素を表わしている。
第１図において、参照領域出力回路１１から出力された
データは、画線付加判定回路１２に入力されて次に挙げ
る処理が実行される。判定そのものは、画線付加判定回
路１２の内部に備えられたＲＯＭＫよって行われる。
データは、画線付加判定回路１２に入力されて次に挙げ
る処理が実行される。判定そのものは、画線付加判定回
路１２の内部に備えられたＲＯＭＫよって行われる。
まず、第３図に示すように、１ドツトを２ドツトに変換
するものとする。このとき、第３図（ａ）に示すような
パターンが本画線付加判定回路１２に入力されるものと
すれば、第４図（鴫に示すような１ドツトの付加が行わ
れる。すなわち、■印の画素が変換される。
するものとする。このとき、第３図（ａ）に示すような
パターンが本画線付加判定回路１２に入力されるものと
すれば、第４図（鴫に示すような１ドツトの付加が行わ
れる。すなわち、■印の画素が変換される。
次に、第４図に示すように１ドツトを３ドツトに変換す
るものとする。このとき、第３図と同じ第Ｉのケース、
ならびに第３図のパターンが判定されたか否かの判定信
号を主走査方向にドツト単位に出力する第２のケースと
がある。
るものとする。このとき、第３図と同じ第Ｉのケース、
ならびに第３図のパターンが判定されたか否かの判定信
号を主走査方向にドツト単位に出力する第２のケースと
がある。
次に、画線付加判定回路１２からの２系統の出力のうち
、第１のケースについては、一方は画線付加結果出力制
御回路１５に入力され、他方は画線付加結果格納回路１
４に入力される。
、第１のケースについては、一方は画線付加結果出力制
御回路１５に入力され、他方は画線付加結果格納回路１
４に入力される。
また、第２ケースについては、判定信号格納回路１３に
入力される。
入力される。
画線付加結果格納回路１４では、画線付加判定回路１２
からの画線付加判定データが１ライン単位に遅延される
。同様に、判別信号格納回路１３でも判別信号データが
１ライン単位に遅延される。これらの遅延によつて、第
４図（ｂ）Ｋ示すように、データが１ライン進んだ場合
、３ドツト目の付加を行うことができる。この処理は、
画線付加結果出力制御回路１５によって行われる。３ド
ツト目の付加を行うか否かの判定は、判別信号格納回路
１３のデータによって行われる。上記処理により第１図
の端子１０２から第２〜第４図の■印の位置のデータが
出力される。
からの画線付加判定データが１ライン単位に遅延される
。同様に、判別信号格納回路１３でも判別信号データが
１ライン単位に遅延される。これらの遅延によつて、第
４図（ｂ）Ｋ示すように、データが１ライン進んだ場合
、３ドツト目の付加を行うことができる。この処理は、
画線付加結果出力制御回路１５によって行われる。３ド
ツト目の付加を行うか否かの判定は、判別信号格納回路
１３のデータによって行われる。上記処理により第１図
の端子１０２から第２〜第４図の■印の位置のデータが
出力される。
第５図は、第１図の参照領域出力回路１１の詳細を示す
ブロック図である。
ブロック図である。
第５図において、６１〜６４はそれぞれ１ライン遅延素
子である。
子である。
第５図において、端子６０１に２値のシリアルデータが
入力されると、一方はそのま才端子６０２へ出力され、
他方は１ライン遅延素子６１に入力される。１ライン遅
延素子６１から出力されたデータは、一方はそのま才端
子６０３へ出力され、他方は１ライン遅延素子６２に入
力される。同様にしてシリアルデータは端子６０４〜６
０６へ出力され、１ライン遅延素子６１〜６４へ入力さ
れる。このようにして、１ライ／のデータをライン単位
に遅延して５ライ／分のデータを出力させることができ
る。
入力されると、一方はそのま才端子６０２へ出力され、
他方は１ライン遅延素子６１に入力される。１ライン遅
延素子６１から出力されたデータは、一方はそのま才端
子６０３へ出力され、他方は１ライン遅延素子６２に入
力される。同様にしてシリアルデータは端子６０４〜６
０６へ出力され、１ライン遅延素子６１〜６４へ入力さ
れる。このようにして、１ライ／のデータをライン単位
に遅延して５ライ／分のデータを出力させることができ
る。
第６図は、第１図の画線付加結果出力制御回路１５の詳
細を示すブロック図である。
細を示すブロック図である。
第６図において、７１〜７３はそれぞれＡＮＤゲート、
７４はオアゲート、７５はインバータである。
７４はオアゲート、７５はインバータである。
第６図において、画線付加結果出力制御回路は画線付加
判定回路１２からのデータと、画線付加結果格納回路１
４からのデータとのうち、どちらを出力させるかを制御
するものである。
判定回路１２からのデータと、画線付加結果格納回路１
４からのデータとのうち、どちらを出力させるかを制御
するものである。
第６図において、端子７０１に１ドツトの付加なのか、
あるいは２ドツトの付加なのかを選択する固定信号が入
力される。ここで、１ドツトの付加の場合には低レベル
出力とし、２ドツトの付加の場合には高レベル出力とす
る。１ドツトの付加を選択した場合には、判別信号格納
回路１３からの判別信号は無視される。そこで、端子７
０４からの画線付加判定データが端子７０５から出力さ
れる。
あるいは２ドツトの付加なのかを選択する固定信号が入
力される。ここで、１ドツトの付加の場合には低レベル
出力とし、２ドツトの付加の場合には高レベル出力とす
る。１ドツトの付加を選択した場合には、判別信号格納
回路１３からの判別信号は無視される。そこで、端子７
０４からの画線付加判定データが端子７０５から出力さ
れる。
また、２ドツトの付加を選択した場合には、判別信号格
納回路１３からの判別信号が有効となる。従って、判別
信号が画線付加判定回路でパターンを判定した信号であ
れば、画線付加結果格納回路１４のデータを端子７０３
から受けて端子７０５へ出力し、判定しない信号であれ
ば画線付加判定回路１２のデータを端子７０４から受け
て端子７０５へ出力する。つまり、主走査方向から見れ
ば１ドツト単位の画線付加が当該１ドツトととに判定さ
れたり、あるいは判定されなかったりする場合があるこ
とを意味する。
納回路１３からの判別信号が有効となる。従って、判別
信号が画線付加判定回路でパターンを判定した信号であ
れば、画線付加結果格納回路１４のデータを端子７０３
から受けて端子７０５へ出力し、判定しない信号であれ
ば画線付加判定回路１２のデータを端子７０４から受け
て端子７０５へ出力する。つまり、主走査方向から見れ
ば１ドツト単位の画線付加が当該１ドツトととに判定さ
れたり、あるいは判定されなかったりする場合があるこ
とを意味する。
（発明の効果）
以上説明したように本発明は、画線付加判定回路からの
判定信号と、そのときのデータとを複数個の１ライン遅
延素子に格納しておくことにより、２ドツト以上の画線
の付加を簡単に行うことができるという効果がある。
判定信号と、そのときのデータとを複数個の１ライン遅
延素子に格納しておくことにより、２ドツト以上の画線
の付加を簡単に行うことができるという効果がある。
第１図は、本発明による画線付加装置の一実施例を示す
ブロック図である。 ｆ！４２図〜第４図は、それぞれデータの画線付加の過
程を示す説明図である。 第５図は、第１図の参照領域出力回路の詳細を示すブロ
ック図である。 第６図は、第１図の画線付加結果出力制御回路の詳細を
示すブロック図である。 第７図は、従来技術による画線付加装置の−例を示すブ
ロック図である。 １１．２１・・・参照領域出力回路 １２．２２・・・画線付加判定回路 １３・・・判別信号格納回路 １４・・・画線付加結果格納回路 １５−・画線付加結果出力制御回路 ６１〜６４・・・１ライン遅延素子 ７１〜７３・・・ＡＮＤゲート ７４・・・ＯＲゲート ７５・・・インバータ １０１．１０２．２０１ ７０１〜７０５・・・端子 、２０２，６０１〜６０６゜
ブロック図である。 ｆ！４２図〜第４図は、それぞれデータの画線付加の過
程を示す説明図である。 第５図は、第１図の参照領域出力回路の詳細を示すブロ
ック図である。 第６図は、第１図の画線付加結果出力制御回路の詳細を
示すブロック図である。 第７図は、従来技術による画線付加装置の−例を示すブ
ロック図である。 １１．２１・・・参照領域出力回路 １２．２２・・・画線付加判定回路 １３・・・判別信号格納回路 １４・・・画線付加結果格納回路 １５−・画線付加結果出力制御回路 ６１〜６４・・・１ライン遅延素子 ７１〜７３・・・ＡＮＤゲート ７４・・・ＯＲゲート ７５・・・インバータ １０１．１０２．２０１ ７０１〜７０５・・・端子 、２０２，６０１〜６０６゜
Claims (1)
- 副走査方向に対して参照する領域を出力するための参照
領域出力回路と、前記参照領域が所定のパターンに当て
はまるか否かを判定するための画線付加判定回路と、前
記画線付加判定出力のうち前記副走査方向に２ドットの
分画線を付加するか否かの判別信号を格納するための判
別信号格納回路と、前記画線付加判定出力のうち前記副
走査方向に１ドット分の画線が付加されたデータを格納
するための画線付加結果格納回路と、前記判別信号格納
データによって前記画線付加判定出力結果データと前記
画線付加結果格納データとの出力を制御するための画線
付加結果出力制御回路とを具備して構成したことを特徴
とする画線付加装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176745A JP2868214B2 (ja) | 1988-07-15 | 1988-07-15 | 画線付加装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176745A JP2868214B2 (ja) | 1988-07-15 | 1988-07-15 | 画線付加装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226473A true JPH0226473A (ja) | 1990-01-29 |
| JP2868214B2 JP2868214B2 (ja) | 1999-03-10 |
Family
ID=16019063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176745A Expired - Fee Related JP2868214B2 (ja) | 1988-07-15 | 1988-07-15 | 画線付加装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868214B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846460A (ja) * | 1981-09-11 | 1983-03-17 | Matsushita Graphic Commun Syst Inc | 輪括画像形成方式 |
| JPS61114294A (ja) * | 1984-11-09 | 1986-05-31 | 日本電気株式会社 | ２値画信号の太め回路 |
-
1988
- 1988-07-15 JP JP63176745A patent/JP2868214B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846460A (ja) * | 1981-09-11 | 1983-03-17 | Matsushita Graphic Commun Syst Inc | 輪括画像形成方式 |
| JPS61114294A (ja) * | 1984-11-09 | 1986-05-31 | 日本電気株式会社 | ２値画信号の太め回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2868214B2 (ja) | 1999-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |