JPH02265096A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02265096A JPH02265096A JP1085944A JP8594489A JPH02265096A JP H02265096 A JPH02265096 A JP H02265096A JP 1085944 A JP1085944 A JP 1085944A JP 8594489 A JP8594489 A JP 8594489A JP H02265096 A JPH02265096 A JP H02265096A
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- Japan
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- output
- signal
- circuit
- memory device
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野」
この発明は、出力を制御するアウトプットイネーブル（
以下ＯＥという）ビンを備えた半導体記憶装置に関する
ものである。
以下ＯＥという）ビンを備えた半導体記憶装置に関する
ものである。
［従来の技術］
第３図は従来の半導体記憶装置のデータ出力回路を示す
ブロック図である。図において（１）はＰ−ｃｈ ＮＯ
５トランジスタ、（２）はＮ−ｃｈ ＭＯＳ トランジ
スタ、（３）はＮＯＲ回路、（４）はＮＡＮＤ回路、（
６） 、 （７） 。
ブロック図である。図において（１）はＰ−ｃｈ ＮＯ
５トランジスタ、（２）はＮ−ｃｈ ＭＯＳ トランジ
スタ、（３）はＮＯＲ回路、（４）はＮＡＮＤ回路、（
６） 、 （７） 。
（８）はインバータ回路である。半導体記憶装置のデー
タ出力回路にはＰ−ｃｈ ＭＯＳ トランジスタ（１）
Ｎ−ｃｈ ＭＯＳトランジスタ（２）か用いられ、ＯＥ
ピンの入力により生成された出力制御用信号φ１によっ
て出力をハイインピーダンス状態にしていた。
タ出力回路にはＰ−ｃｈ ＭＯＳ トランジスタ（１）
Ｎ−ｃｈ ＭＯＳトランジスタ（２）か用いられ、ＯＥ
ピンの入力により生成された出力制御用信号φ１によっ
て出力をハイインピーダンス状態にしていた。
第４図は従来の半導体装置の出力系のアーキテクチャを
示すブロック図である。図において（１０）はＣＳバッ
ファ、（１１）はＯＥバッファ、（１２）は出力バッフ
ァ、（１３）はメモリセル、（１４）はセンスアンプ、
（１５）はビット線、（１６）はビット線、（１７）は
Ｎ−ｃｈＭＯＳトランジスタである。
示すブロック図である。図において（１０）はＣＳバッ
ファ、（１１）はＯＥバッファ、（１２）は出力バッフ
ァ、（１３）はメモリセル、（１４）はセンスアンプ、
（１５）はビット線、（１６）はビット線、（１７）は
Ｎ−ｃｈＭＯＳトランジスタである。
次に動作について説明する。出力制御用信号φが“Ｌ′
°レベルのときには、第３図に示すＡ点が“Ｈ”レベル
、Ｂ点がＬ”レベルになり、Ｐ−ｃｌ＋ ＭＯＳトラン
ジスタ（１）及σＮ−ｃｈＭＯｓトランジスタ（２）を
ＯＦＦさせ、ハイインピーダンス状態を達成する。
°レベルのときには、第３図に示すＡ点が“Ｈ”レベル
、Ｂ点がＬ”レベルになり、Ｐ−ｃｌ＋ ＭＯＳトラン
ジスタ（１）及σＮ−ｃｈＭＯｓトランジスタ（２）を
ＯＦＦさせ、ハイインピーダンス状態を達成する。
出力制御用信号φ１が゛Ｈパレベルのときには、Ａ点に
はデータ信号φ２か、またＢ点にデータ信号φ２が伝え
られて、それぞれＰ−ｃｔ＋ ＭＯＳトランジスタ（１
）及びＮ−ｃｈ ＭＯＳ トランジスタ（２）に伝え、
出力することが可能になっていた。
はデータ信号φ２か、またＢ点にデータ信号φ２が伝え
られて、それぞれＰ−ｃｔ＋ ＭＯＳトランジスタ（１
）及びＮ−ｃｈ ＭＯＳ トランジスタ（２）に伝え、
出力することが可能になっていた。
更に第４図のようにチップセレクト（以下Ｃ５という）
信号でＯＥ倍信号カットしていた。そのため、ＣＳバッ
ファ（１０）のＣ５信号がアクデイプになると、ＯＥバ
ッファ（１１）のＯＥ倍信号アクティブになり、出力バ
ッファ（１２）の出力電流が急激に流れる。すなわちＣ
Ｓアクセス時に出力電流が急激に変動し、第４図に示す
ごとくノイズを発生する。上記ノイズが、ＧＳアクセス
によりセンス動作中の、メモリセル（１３）からデータ
をセンスアンプ（１４）に伝達するところのビット線（
１５）、ビット線（１６）に、チップ内部の電源線を通
り伝わり、センス動作を遅らす原因となる。
信号でＯＥ倍信号カットしていた。そのため、ＣＳバッ
ファ（１０）のＣ５信号がアクデイプになると、ＯＥバ
ッファ（１１）のＯＥ倍信号アクティブになり、出力バ
ッファ（１２）の出力電流が急激に流れる。すなわちＣ
Ｓアクセス時に出力電流が急激に変動し、第４図に示す
ごとくノイズを発生する。上記ノイズが、ＧＳアクセス
によりセンス動作中の、メモリセル（１３）からデータ
をセンスアンプ（１４）に伝達するところのビット線（
１５）、ビット線（１６）に、チップ内部の電源線を通
り伝わり、センス動作を遅らす原因となる。
［発明が解決しようとする課題］
従来の半導体記憶装置は、以上のように構成されている
ので、ＣＳアクセス時に出力電流によるノイズが発生し
、センス動作を遅らし、ＣＳアクセスタイムが長くなる
という問題点があった。
ので、ＣＳアクセス時に出力電流によるノイズが発生し
、センス動作を遅らし、ＣＳアクセスタイムが長くなる
という問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、データアクセス時に出力電流か流れないよう
、出力トランジスタをハイインピーダンス状態にできる
半導体記憶装置を提供することを［−１的とする。
たもので、データアクセス時に出力電流か流れないよう
、出力トランジスタをハイインピーダンス状態にできる
半導体記憶装置を提供することを［−１的とする。
［課題を解決するだめの手段］
この発明に係る半導体記憶装置は、上記のような目的を
達成するため、ＡＴＤ信号の一種であるセンスアンプの
動作をイネーブルにする信号で、出力トランジスタの出
力を制御する出力制御用信号を、制御できるようにした
ものである。
達成するため、ＡＴＤ信号の一種であるセンスアンプの
動作をイネーブルにする信号で、出力トランジスタの出
力を制御する出力制御用信号を、制御できるようにした
ものである。
［作用］
この発明においては、アドレスアクセス時にも、ＣＳア
クセス時にも、センスアンプがイネーブルになっている
期間に、出力トランジスタはセンスアンプをイネーブル
にするイ＝号により、ハイインピーダンス状態になる。
クセス時にも、センスアンプがイネーブルになっている
期間に、出力トランジスタはセンスアンプをイネーブル
にするイ＝号により、ハイインピーダンス状態になる。
［実施例］
以下、この発明の一実施例を図について説明す（：１）
る。第１図は半導体記憶装置のデータ出力回路のブロッ
ク図、第２図は第１図の回路の各部の波形を示すタイミ
ング図である。図において（１）〜（４） 、 （６）
〜（８）は第３図の従来例に示したものと同等であるの
で説明を省略する。（５）はＡＮＤ回路である。
ク図、第２図は第１図の回路の各部の波形を示すタイミ
ング図である。図において（１）〜（４） 、 （６）
〜（８）は第３図の従来例に示したものと同等であるの
で説明を省略する。（５）はＡＮＤ回路である。
次に動作について説明する。
ＡＮＤ回路（５）によってセンスアンプイネーブル信号
φ３がインバータ回路（９）によってインバートされた
信号と出力制御用信号φ１との論理積をとり、ＡＮＤ回
路（５）の出力がデータ信号岡、とＮＡＮＤＡＮＤ回路
に入力され、ＡＮＤ回路（５）の出力がインバータ回路
（８）によってインバートされた信号がデータ信号φ２
とＮＯＲ回路（３）に入力される。ＮＡＮＤＡＮＤ回路
とＮＯＲ回路（３）の出力がそれぞれインバータ（７）
及びインバータ（６）によってインバートされ、Ｐ−ｃ
ｈＭＯｓトランジスタ（１）とＮ−ｃｈ ＭＯＳ トラ
ンジスタ（２）に入力される。
φ３がインバータ回路（９）によってインバートされた
信号と出力制御用信号φ１との論理積をとり、ＡＮＤ回
路（５）の出力がデータ信号岡、とＮＡＮＤＡＮＤ回路
に入力され、ＡＮＤ回路（５）の出力がインバータ回路
（８）によってインバートされた信号がデータ信号φ２
とＮＯＲ回路（３）に入力される。ＮＡＮＤＡＮＤ回路
とＮＯＲ回路（３）の出力がそれぞれインバータ（７）
及びインバータ（６）によってインバートされ、Ｐ−ｃ
ｈＭＯｓトランジスタ（１）とＮ−ｃｈ ＭＯＳ トラ
ンジスタ（２）に入力される。
ＡＮＤ回路（５）によって出力制御用信号φｌとセンス
アンプイネーブル信号φ、との論理積をとることにより
、出力制御用信号φ１が“Ｈ″レベルある時には、デー
タ信号φ２に拘わらず０点を” Ｌ ”レベルにするこ
とにより、Ｐ−ＣｈＭＯＳトランジスタ（１）及びＮ−
ｃｈ ＭＯＳ トランジスタ（２）の両方をＯＦＦさせ
ることができる。それによって出力を第２図に示すｔの
期間ハイインピーダンス状態にすることが可能である。
アンプイネーブル信号φ、との論理積をとることにより
、出力制御用信号φ１が“Ｈ″レベルある時には、デー
タ信号φ２に拘わらず０点を” Ｌ ”レベルにするこ
とにより、Ｐ−ＣｈＭＯＳトランジスタ（１）及びＮ−
ｃｈ ＭＯＳ トランジスタ（２）の両方をＯＦＦさせ
ることができる。それによって出力を第２図に示すｔの
期間ハイインピーダンス状態にすることが可能である。
［発明の効果］
以上に説明したように、この発明に係る半導体記憶装置
によれば、データアクセス時（センスアンプ動作時）に
出力をハイインピーダンス状態にすることがてき、出力
電流変化によるノイズで誤動作することをなくすことが
可能である。
によれば、データアクセス時（センスアンプ動作時）に
出力をハイインピーダンス状態にすることがてき、出力
電流変化によるノイズで誤動作することをなくすことが
可能である。
第１図はこの発明の一実施例による半導体記憶装置のデ
ータ出力回路のブロック図、第２図は第１図の回路の各
部の波形を示すタイミング図、第３図は従来の半導体記
憶装置のデータ出力回路を示すブロック図、第４図は従
来の半導体記憶装置の出力系のアーキテクチャを示すブ
ロック図である。 図において、（１）はＰ−ｃｂ Ｍｕｓトランジスタ、
（２）はＮ−ｃｈＭＯｓトランジスタ、（３）はＮＯＲ
回路、（４）はＮＡＮＤＡＮＤ回路）はＡＮＤ回路、（
６）〜（１（）はインバータ回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄
ータ出力回路のブロック図、第２図は第１図の回路の各
部の波形を示すタイミング図、第３図は従来の半導体記
憶装置のデータ出力回路を示すブロック図、第４図は従
来の半導体記憶装置の出力系のアーキテクチャを示すブ
ロック図である。 図において、（１）はＰ−ｃｂ Ｍｕｓトランジスタ、
（２）はＮ−ｃｈＭＯｓトランジスタ、（３）はＮＯＲ
回路、（４）はＮＡＮＤＡＮＤ回路）はＡＮＤ回路、（
６）〜（１（）はインバータ回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄
Claims (1)
- 【特許請求の範囲】 半導体記憶装置の出力制御信号を、ＡＴＤ（Ａｄｒｅ
ｓｓＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｏｒ）信号でコ
ントロールした装置において、 アドレス入力の変化を検知することにより生成されたＡ
ＴＤ信号の一種であるセンスアンプの動作をイネーブル
にする信号を備え、上記信号で出力トランジスタの出力
を制御している信号を制御することを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085944A JPH02265096A (ja) | 1989-04-05 | 1989-04-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085944A JPH02265096A (ja) | 1989-04-05 | 1989-04-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02265096A true JPH02265096A (ja) | 1990-10-29 |
Family
ID=13872872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085944A Pending JPH02265096A (ja) | 1989-04-05 | 1989-04-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02265096A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313603B1 (ko) * | 1999-06-09 | 2001-11-26 | 김영환 | 반도체 메모리의 센스앰프 제어회로 |
-
1989
- 1989-04-05 JP JP1085944A patent/JPH02265096A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313603B1 (ko) * | 1999-06-09 | 2001-11-26 | 김영환 | 반도체 메모리의 센스앰프 제어회로 |
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