JPH02265262A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02265262A JPH02265262A JP8750289A JP8750289A JPH02265262A JP H02265262 A JPH02265262 A JP H02265262A JP 8750289 A JP8750289 A JP 8750289A JP 8750289 A JP8750289 A JP 8750289A JP H02265262 A JPH02265262 A JP H02265262A
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- wiring
- interlayer insulating
- insulating film
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に関し、特に多層配
線の形成方法に関する。
線の形成方法に関する。
従来、有機樹脂材料を層間絶縁膜として用いる多層配線
の形成方法においては、第３ＵＡに示すように、半導体
基板１上に下層配線１６を形成したのち、有機樹脂Ｊ？
Ｗ １５を形成して層間絶縁膜としていた。
の形成方法においては、第３ＵＡに示すように、半導体
基板１上に下層配線１６を形成したのち、有機樹脂Ｊ？
Ｗ １５を形成して層間絶縁膜としていた。
上述した従来の多層配線の形成方法においては、下層配
線１６を形成したのちに有機樹脂層１５を形成するため
、下層配線１６の段差によっては層間絶縁膜を完全に平
坦化できないため、上層配線のカバレッジが悪くなると
いう欠点がある。さらに下層配線１６の間隔がせまく、
特に配線の厚さよりも間隔がせまいような場合は、配線
形成後に有機樹脂を塗布したときに、有機樹脂配線間に
はいりこみにくいため、空洞１７が発生するという欠点
がある。
線１６を形成したのちに有機樹脂層１５を形成するため
、下層配線１６の段差によっては層間絶縁膜を完全に平
坦化できないため、上層配線のカバレッジが悪くなると
いう欠点がある。さらに下層配線１６の間隔がせまく、
特に配線の厚さよりも間隔がせまいような場合は、配線
形成後に有機樹脂を塗布したときに、有機樹脂配線間に
はいりこみにくいため、空洞１７が発生するという欠点
がある。
本発明の半導体集積回路の製造方法は、半導体基板上に
有機材料からなる第１の層間絶縁膜を形成したのち半導
体基板に達する配線形成用の溝を形成する工程と、前記
溝の内部に第１の配線を形成する工程と、前記第１の配
線表面を含む全面に有機材料からなる第２の層間絶縁膜
を形成する工程と、前記第２の層間絶縁膜に配線接続用
の開口部を形成し第１の配線の表面を露出させる工程と
、前記開口部を介して第１の配線に接続する第２の配線
を形成する工程とを含んで構成される。
有機材料からなる第１の層間絶縁膜を形成したのち半導
体基板に達する配線形成用の溝を形成する工程と、前記
溝の内部に第１の配線を形成する工程と、前記第１の配
線表面を含む全面に有機材料からなる第２の層間絶縁膜
を形成する工程と、前記第２の層間絶縁膜に配線接続用
の開口部を形成し第１の配線の表面を露出させる工程と
、前記開口部を介して第１の配線に接続する第２の配線
を形成する工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第１図（ａ＞に示すように、半導体基板１上に有機
樹脂としてポリイミド前駆体材料を塗布し、熱処理して
ポリイミド化し、厚さ３μｍの第１ポリイミド層２を形
成する。
樹脂としてポリイミド前駆体材料を塗布し、熱処理して
ポリイミド化し、厚さ３μｍの第１ポリイミド層２を形
成する。
次に第１図（ｂ）に示すように、全面に０．５μｍ厚の
窒化膜３をプラズマＣＶＤ法により形成したのち、この
窒化ｙ４１Ａ３をフォトリソグラフィーとＣＦ４ガスを
用いたりアクティブイオンエツチング法によりパターニ
ングする。次でこの窒化膜３をマスクにし、酸素ガスを
用いたりアクティブイオンエツチング法により第１ポリ
イミド層２に深さ３μｍ、幅１．０μｍの溝１１を形成
する。
窒化膜３をプラズマＣＶＤ法により形成したのち、この
窒化ｙ４１Ａ３をフォトリソグラフィーとＣＦ４ガスを
用いたりアクティブイオンエツチング法によりパターニ
ングする。次でこの窒化膜３をマスクにし、酸素ガスを
用いたりアクティブイオンエツチング法により第１ポリ
イミド層２に深さ３μｍ、幅１．０μｍの溝１１を形成
する。
次に第１図（Ｃ）に示すように、窒化Ｍ３を除去したの
ちスパッタリング法を用いて０．０５μｍ厚の金からな
るメツキ用電極４を形成する。
ちスパッタリング法を用いて０．０５μｍ厚の金からな
るメツキ用電極４を形成する。
次に第１図（ｄ）に示すように、全面にフォトレジスト
膜５を形成したのちパターニングし、溝１１部のメツキ
用電極４を露出させる。この際上層配線と接続をはかる
部分はスルーホールの広ろがりや目ずれを考慮し、溝１
１の幅より広いスルーホールを形成しておく。
膜５を形成したのちパターニングし、溝１１部のメツキ
用電極４を露出させる。この際上層配線と接続をはかる
部分はスルーホールの広ろがりや目ずれを考慮し、溝１
１の幅より広いスルーホールを形成しておく。
次に第１図（ｅ）に示すように、フォトレジスト膜５を
マスクにして電解金メツキを行ない、厚さ３．５μｍの
第１の配線６を形成する。この第１の配線は、第１ポリ
イミド層２から約０．５μｍとびだした形状で形成する
のが望ましい。
マスクにして電解金メツキを行ない、厚さ３．５μｍの
第１の配線６を形成する。この第１の配線は、第１ポリ
イミド層２から約０．５μｍとびだした形状で形成する
のが望ましい。
次に第１ （：４ （ｆ ）に示すように、フォトレジ
スト膜５を！ＩＩ ｆａした後、イオンミリングにより
全面をエツチングし、第１の配線部以外の不要なメツキ
用電極４を除去したのち、第２ポリイミド層７を１μｍ
厚に形成する。第１の配線６による０、５μｍ程度の段
差は充分に千用化することができる。
スト膜５を！ＩＩ ｆａした後、イオンミリングにより
全面をエツチングし、第１の配線部以外の不要なメツキ
用電極４を除去したのち、第２ポリイミド層７を１μｍ
厚に形成する。第１の配線６による０、５μｍ程度の段
差は充分に千用化することができる。
次に第１Ｅ′￥ｌ（ｇ）に示すように、フォトレジスト
膜をマスクとしてこの第２ポリイミド屑７をパターニン
グし、第１の配線６を露出するスルーホール８を形成す
る。ポリイミド層のエツチング液としてヒドラジンを含
むウェットエツチング液を用いる。
膜をマスクとしてこの第２ポリイミド屑７をパターニン
グし、第１の配線６を露出するスルーホール８を形成す
る。ポリイミド層のエツチング液としてヒドラジンを含
むウェットエツチング液を用いる。
次に第１図（ｈ）に示すように、第１の配線６の形成工
程と同様に操作し、第２の配線用のメツキ用電極４Ａを
形成し、電解金メツキ法により第１の配線６に接続する
１μｍ厚の第２の配線１０を形成する。
程と同様に操作し、第２の配線用のメツキ用電極４Ａを
形成し、電解金メツキ法により第１の配線６に接続する
１μｍ厚の第２の配線１０を形成する。
このように第１の実施例によれば、層間絶縁膜の湧の中
に配線を形成するため、従来例に比較し、平坦でカバレ
ッジのよい多層配線を形成することができる。さらに配
線の厚さよりも配線間隔がせまい場合でも、層間絶縁膜
としてのポリイミド層に空洞が出来ることはなくなる。
に配線を形成するため、従来例に比較し、平坦でカバレ
ッジのよい多層配線を形成することができる。さらに配
線の厚さよりも配線間隔がせまい場合でも、層間絶縁膜
としてのポリイミド層に空洞が出来ることはなくなる。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第２図（ａ）に示すように、半導体基板１上に酸化
膜１１を形成したのち、半導体基板１と電気的接続をは
かるためのコンタクト孔１２を形成する。次で配線に用
いる金が半導体基板１に拡散しないようにするためのバ
リアメタルとしてＴｉＷ膜１３を形成したのち、第１の
実施例と同様の形成方法を用いて第１ポリイミド層２、
メツキ用型ｉ４．３．５・μｍ厚の第１の配線６を形成
する。この際同時に第１ポリイミド層２にも０．５μｍ
厚の第１の配線６Ａを形成する。
膜１１を形成したのち、半導体基板１と電気的接続をは
かるためのコンタクト孔１２を形成する。次で配線に用
いる金が半導体基板１に拡散しないようにするためのバ
リアメタルとしてＴｉＷ膜１３を形成したのち、第１の
実施例と同様の形成方法を用いて第１ポリイミド層２、
メツキ用型ｉ４．３．５・μｍ厚の第１の配線６を形成
する。この際同時に第１ポリイミド層２にも０．５μｍ
厚の第１の配線６Ａを形成する。
ポリイミド層上の平坦部に設けた第１の配線６Ａの配線
抵抗は、第１ポリイミイド層２の溝に設けた同一配線幅
をもつ第１の配線６の配線抵抗よりも大きくなるが、半
導体基板１との間の配線容量は小さくすることができる
。
抵抗は、第１ポリイミイド層２の溝に設けた同一配線幅
をもつ第１の配線６の配線抵抗よりも大きくなるが、半
導体基板１との間の配線容量は小さくすることができる
。
次に第２図（ｂ）に示すように、第２ポリイミイドＮ７
を形成したのちスルーホールを形成し、第１の配線６と
同様の形成方法を用いて第２の配線１０を形成する。本
第２の実施例では、０．５μｍ厚で第１ポリイミド層２
上の平坦部に形成した配線６Ａと溝部に金を埋めこんで
形成した配線６の２種類の配線を使用することができる
。
を形成したのちスルーホールを形成し、第１の配線６と
同様の形成方法を用いて第２の配線１０を形成する。本
第２の実施例では、０．５μｍ厚で第１ポリイミド層２
上の平坦部に形成した配線６Ａと溝部に金を埋めこんで
形成した配線６の２種類の配線を使用することができる
。
すなわち、配線容量を減らしたい場合には第１ポリイミ
ド層上の平坦部に形成した０、５μｍ厚の配線を、また
配線抵抗を減らしない場合には溝部に形成した配線を用
いる。
ド層上の平坦部に形成した０、５μｍ厚の配線を、また
配線抵抗を減らしない場合には溝部に形成した配線を用
いる。
以上説明したように本発明によれば、層間絶縁膜を平坦
化することができ下層配線の凹凸を考慮せずに上層配線
を形成することができる。さらに配線間の距離よりも配
線の厚さの方が大きい場合においても空洞が生じること
のない層間絶縁膜を形成することができるという効果が
ある。
化することができ下層配線の凹凸を考慮せずに上層配線
を形成することができる。さらに配線間の距離よりも配
線の厚さの方が大きい場合においても空洞が生じること
のない層間絶縁膜を形成することができるという効果が
ある。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図、第３図は従来例を
説明するための半導体チップの断面図である。 １・・・半導体基板、２・・・第１ポリイミド層、３・
・・窒化膜、４，４Ａ・・・メツキ用電極、５・・・フ
ォ１〜レジスト膜、６，６Ａ・・・第１の配線、７・・
・第２ポリイミイド層、８・・・スルーホール、１０・
・・第２の配線、１１・・・酸化膜、１２・・・コンタ
クト孔、１３・・・ＴｉＮ膜、１５・・・有機樹脂層、
１６・・・下層配線、１７・・・空洞。 代理人 弁理士 内 原 晋 Ｋｌ 図 元 １ 図 図 〒 図
明するための半導体チップの断面図、第３図は従来例を
説明するための半導体チップの断面図である。 １・・・半導体基板、２・・・第１ポリイミド層、３・
・・窒化膜、４，４Ａ・・・メツキ用電極、５・・・フ
ォ１〜レジスト膜、６，６Ａ・・・第１の配線、７・・
・第２ポリイミイド層、８・・・スルーホール、１０・
・・第２の配線、１１・・・酸化膜、１２・・・コンタ
クト孔、１３・・・ＴｉＮ膜、１５・・・有機樹脂層、
１６・・・下層配線、１７・・・空洞。 代理人 弁理士 内 原 晋 Ｋｌ 図 元 １ 図 図 〒 図
Claims (1)
- 半導体基板上に有機材料からなる第１の層間絶縁膜を形
成したのち半導体基板に達する配線形成用の溝を形成す
る工程と、前記溝の内部に第１の配線を形成する工程と
、前記第１の配線表面を含む全面に有機材料からなる第
２の層間絶縁膜を形成する工程と、前記第２の層間絶縁
膜に配線接続用の開口部を形成し第１の配線の表面を露
出させる工程と、前記開口部を介して第１の配線に接続
する第２の配線を形成する工程とを含むことを特徴とす
る半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8750289A JPH02265262A (ja) | 1989-04-05 | 1989-04-05 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8750289A JPH02265262A (ja) | 1989-04-05 | 1989-04-05 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02265262A true JPH02265262A (ja) | 1990-10-30 |
Family
ID=13916758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8750289A Pending JPH02265262A (ja) | 1989-04-05 | 1989-04-05 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02265262A (ja) |
-
1989
- 1989-04-05 JP JP8750289A patent/JPH02265262A/ja active Pending
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