JPH02265323A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH02265323A JPH02265323A JP8635489A JP8635489A JPH02265323A JP H02265323 A JPH02265323 A JP H02265323A JP 8635489 A JP8635489 A JP 8635489A JP 8635489 A JP8635489 A JP 8635489A JP H02265323 A JPH02265323 A JP H02265323A
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- output
- level
- output terminal
- potential
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路に関し、特に、出力信号のアンダー
シュートを抑えることのできる論理回路に関する。
シュートを抑えることのできる論理回路に関する。
近年、各種ロジックＩＣ，例えばＴＴＬ型や５ＴＴＬ型
ロジツクあるいはＣＭＯ３型Ｏ３ックＩＣは一段と高速
化する傾向にある。また、ＩＣの多機能化による多ビン
化傾向も著しい。
ロジツクあるいはＣＭＯ３型Ｏ３ックＩＣは一段と高速
化する傾向にある。また、ＩＣの多機能化による多ビン
化傾向も著しい。
第４図はロジックＩＣを構成する従来の論理回路の一例
を示す図であり、ＴＴＬ型の論理回路である。この図に
おいて、論理回路１は、Ｈレベル電源線（以下、Ｖｃｃ
）とＬレベル電源線（以下、ＧＮＤ）との間にトーテム
ポール接続されたＨレベル出力トランジスタＴ１ｍ、Ｔ
ｏおよびＬレベル出力トランジスタＴｚと、これら両出
力トランジスタの接続点から引き出された出力端子２と
、入力信号Ｖｔに応じて上記両出力トランジスタの一方
を導通させるフェーズスプリットトランジスタＴ、とを
備えた出力回路３を有しており、この出力回路３は、Ｔ
ｏ、Ｔｌｂが導通したときに出力信号■。をＨレベルに
し、Ｔ２が導通したときにｖｏをＬレベルにするもので
ある。なお、Ｔ、〜Ｔ６はトランジスタ、Ｒ１−Ｒ８は
抵抗、ＤＩ””０３はショットキーバリアダイオード、
４は入力端子である。
を示す図であり、ＴＴＬ型の論理回路である。この図に
おいて、論理回路１は、Ｈレベル電源線（以下、Ｖｃｃ
）とＬレベル電源線（以下、ＧＮＤ）との間にトーテム
ポール接続されたＨレベル出力トランジスタＴ１ｍ、Ｔ
ｏおよびＬレベル出力トランジスタＴｚと、これら両出
力トランジスタの接続点から引き出された出力端子２と
、入力信号Ｖｔに応じて上記両出力トランジスタの一方
を導通させるフェーズスプリットトランジスタＴ、とを
備えた出力回路３を有しており、この出力回路３は、Ｔ
ｏ、Ｔｌｂが導通したときに出力信号■。をＨレベルに
し、Ｔ２が導通したときにｖｏをＬレベルにするもので
ある。なお、Ｔ、〜Ｔ６はトランジスタ、Ｒ１−Ｒ８は
抵抗、ＤＩ””０３はショットキーバリアダイオード、
４は入力端子である。
しかしながら、このような従来の論理回路にあっては、
出力信号ｖ０の状態がＬレベルにある間に、何らかの原
因で、その出力信号ｖ０の状態がＬレベルよりも負側に
深く（通常、Ｏｖよりも深く）変動してしまういわゆる
アンダーシュートを生ずることがあった。この原因とし
ては、例えば、他ゲートのスイッチング動作の影響や負
荷側からの反射あるいはクロストーク等が考えられる。
出力信号ｖ０の状態がＬレベルにある間に、何らかの原
因で、その出力信号ｖ０の状態がＬレベルよりも負側に
深く（通常、Ｏｖよりも深く）変動してしまういわゆる
アンダーシュートを生ずることがあった。この原因とし
ては、例えば、他ゲートのスイッチング動作の影響や負
荷側からの反射あるいはクロストーク等が考えられる。
そして、このようなアンダーシュートが発生している間
に、出力信号■。の状態をＬレベルからＨレベルへと変
化（以下、立上りという）させようとした場合、その立
上り時間が大幅に遅くなるといった問題点があった。
に、出力信号■。の状態をＬレベルからＨレベルへと変
化（以下、立上りという）させようとした場合、その立
上り時間が大幅に遅くなるといった問題点があった。
すなわち、第５図において、入力信号Ｖｉの状態がＨレ
ベルからＬレベルへと変化した場合には、出力信号ｖ０
は、通常、波形ので示すように若干の遅れ時間ｔ２の後
に立上り変化するが、仮に、アンダーシュートが発生し
ている場合には、波形■で示すようにその遅れ時間がｔ
ｌ （ｔ、＞ｔ、）と大きなものになっていた。
ベルからＬレベルへと変化した場合には、出力信号ｖ０
は、通常、波形ので示すように若干の遅れ時間ｔ２の後
に立上り変化するが、仮に、アンダーシュートが発生し
ている場合には、波形■で示すようにその遅れ時間がｔ
ｌ （ｔ、＞ｔ、）と大きなものになっていた。
これは、ｖｏのアンダーシュート（Ｏｖよりも負側への
変動）により、Ｌレベル出力トランジスタＴ、のベース
・コレクタ間のショットキーバリアダイオードＳＢＤ
（第４図参照）が順バイアスされ、ＳＢＤを介してフェ
ーズスプリットトランジスタＴ、のエミッタ電流が引か
れる結果、フェーズスプリットトランジスタＴ３のオン
からオフへと変化する時間が遅れるためと考えられる。
変動）により、Ｌレベル出力トランジスタＴ、のベース
・コレクタ間のショットキーバリアダイオードＳＢＤ
（第４図参照）が順バイアスされ、ＳＢＤを介してフェ
ーズスプリットトランジスタＴ、のエミッタ電流が引か
れる結果、フェーズスプリットトランジスタＴ３のオン
からオフへと変化する時間が遅れるためと考えられる。
本発明は、このような問題点に鑑みてなされたもので、
出力信号のアンダーシュートを抑えることができ、出力
信号の立上り遅延時間を短縮することを目的としている
。
出力信号のアンダーシュートを抑えることができ、出力
信号の立上り遅延時間を短縮することを目的としている
。
本発明に係る論理回路は上記目的を達成するために、Ｈ
レベル電源線とＬレベル電源線との間にトーテムポール
接続されたＨレベル出力トランジスタおよびＬレベル出
力トランジスタと、ベースに加えられた入力信号に応じ
て該両出力トランジスタの一方を導通させるフェーズス
プリットトランジスタとを備えた論理回路において、前
記両出力トランジスタの間から引き出された出力端子の
電位がＬレベルよりも負側に変動したとき、該出力端子
と前記フェーズスプリットトランジスタのベースとの間
を接続する接続手段を設けて構成している。
レベル電源線とＬレベル電源線との間にトーテムポール
接続されたＨレベル出力トランジスタおよびＬレベル出
力トランジスタと、ベースに加えられた入力信号に応じ
て該両出力トランジスタの一方を導通させるフェーズス
プリットトランジスタとを備えた論理回路において、前
記両出力トランジスタの間から引き出された出力端子の
電位がＬレベルよりも負側に変動したとき、該出力端子
と前記フェーズスプリットトランジスタのベースとの間
を接続する接続手段を設けて構成している。
本発明では、出力信号にアンダーシュートが発生すると
、接続手段によって出力端子とフェーズスプリットトラ
ンジスタのベースとの間が接続され、フェーズスプリッ
トトランジスタのベース電流が、出力端子に流れ、フェ
ーズスプリットトランジスタが“オフ”する、フェーズ
スプリットトランジスタが“オフパするとＨレベル出力
トランジスタが“オン”し、出力端子の電位がＬレベル
よりも正側に引き戻される。そして、出力端子の電位が
Ｌレベルよりも正側になると出力端子とフェーズスプリ
ットトランジスタのベースとの間の接続はな（なるので
、再びフェーズスプリットトランジスタは“オン”状態
となり、出力端子の電位はＬレベルとなる。
、接続手段によって出力端子とフェーズスプリットトラ
ンジスタのベースとの間が接続され、フェーズスプリッ
トトランジスタのベース電流が、出力端子に流れ、フェ
ーズスプリットトランジスタが“オフ”する、フェーズ
スプリットトランジスタが“オフパするとＨレベル出力
トランジスタが“オン”し、出力端子の電位がＬレベル
よりも正側に引き戻される。そして、出力端子の電位が
Ｌレベルよりも正側になると出力端子とフェーズスプリ
ットトランジスタのベースとの間の接続はな（なるので
、再びフェーズスプリットトランジスタは“オン”状態
となり、出力端子の電位はＬレベルとなる。
したがって、アンダーシュートの出ている時間が短縮さ
れる。
れる。
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る論理回路の一実施例を示す図
である。なお、第４図と同一の部品には同一番号を付し
、その説明を省略する。
である。なお、第４図と同一の部品には同一番号を付し
、その説明を省略する。
第１図は一実施例の原理構成図であり、論理回路を構成
する出力回路３０を示す図である。第１図において、出
力回路３０の出力端子２とＴ３のベースとの間には接続
手段４０が設けられており、この接続手段４０は、出力
端子２の電位がＬレベルよりも負側に変動したときに、
出力端子２とＴ３のベースとの間を接続するように機能
するものである。
する出力回路３０を示す図である。第１図において、出
力回路３０の出力端子２とＴ３のベースとの間には接続
手段４０が設けられており、この接続手段４０は、出力
端子２の電位がＬレベルよりも負側に変動したときに、
出力端子２とＴ３のベースとの間を接続するように機能
するものである。
すなわち、このような構成によれば、出力端子２の電位
がＬレベルよりも負側に変動するアンダーシュート時に
、接続手段４０によってＴ、のベースと出力端子２との
間が接続されるので、出力端子２の電位がＴ、のベース
電位に相当する電位にクランプされ、アンダーシュート
に伴う出力信号ｖ０の電位変動を抑えることができ、出
力信号ｖ０の立上り時の遅延時間を短縮することができ
る。
がＬレベルよりも負側に変動するアンダーシュート時に
、接続手段４０によってＴ、のベースと出力端子２との
間が接続されるので、出力端子２の電位がＴ、のベース
電位に相当する電位にクランプされ、アンダーシュート
に伴う出力信号ｖ０の電位変動を抑えることができ、出
力信号ｖ０の立上り時の遅延時間を短縮することができ
る。
第２図は具体的な構成の接続手段４０を含む出力回路３
０の構成図である。この図において、接続手段４０はト
ランジスタＴ、と抵抗Ｒ７を有している。
０の構成図である。この図において、接続手段４０はト
ランジスタＴ、と抵抗Ｒ７を有している。
トランジスタＴｓはそのコレクタがＴ、のベースに接続
され、そのエミッタがＴ２のコレクタ（すなわち、出力
端子２）に接続され、そして、そのベースが抵抗Ｒ１を
介してＧＮＤに接続されている。
され、そのエミッタがＴ２のコレクタ（すなわち、出力
端子２）に接続され、そして、そのベースが抵抗Ｒ１を
介してＧＮＤに接続されている。
このような構成によれば、出力信号ｖ０に、第３図に示
すようなアンダーシュートが生じた場合、出力信号ｖ０
の電位は、ＧＮＤ電位（ＯＶ）からＴ、のベース・エミ
ッタ電位（Ｖｌ！１）だけ低下した電位（ＶＣＬＭＰ）
にクランプされる結果、出力信号■。の電位を−ＶＣＬ
□の電位まで持ち上げることができる。したがって、ア
ンダーシュートを抑えることができ、出力信号■。の立
上り（Ｌ→Ｈ）変化時の遅延時間を短縮することができ
る。
すようなアンダーシュートが生じた場合、出力信号ｖ０
の電位は、ＧＮＤ電位（ＯＶ）からＴ、のベース・エミ
ッタ電位（Ｖｌ！１）だけ低下した電位（ＶＣＬＭＰ）
にクランプされる結果、出力信号■。の電位を−ＶＣＬ
□の電位まで持ち上げることができる。したがって、ア
ンダーシュートを抑えることができ、出力信号■。の立
上り（Ｌ→Ｈ）変化時の遅延時間を短縮することができ
る。
本発明では、出力信号のアンダーシュートを抑えること
ができ、出力信号の立上り遅延時間を短縮することがで
きる。
ができ、出力信号の立上り遅延時間を短縮することがで
きる。
第１図はその原理構成図、
第２図はその具体的な構成図、
第３図はその出力信号の立上り変化を示すタイミングチ
ャートである。
ャートである。
第４．５図は従来の論理回路を示す図であり、第４図は
その構成図、 第５図はその出力信号の立上り変化を示すタイミングチ
ャートである。
その構成図、 第５図はその出力信号の立上り変化を示すタイミングチ
ャートである。
Ｔｏ、Ｔ１．・・・・・・Ｈレベル出力トランジスタ、
Ｔｚ・・・・・・Ｌレベル出力トランジスタ、Ｔ、・・
・・・・フェーズスプリットトランジスタ、２・・・・
・・出力端子、 ４０・・・・・・接続手段。
Ｔｚ・・・・・・Ｌレベル出力トランジスタ、Ｔ、・・
・・・・フェーズスプリットトランジスタ、２・・・・
・・出力端子、 ４０・・・・・・接続手段。
第１〜３図は本発明に係る論理回路の一実施例を示す図
であり、 Ｔ、：ｔ、レベル出力トランジスタ Ｔ、：フェーズプリットトランジスタ ２：出力端子 ４０：接続手段 一実施例の原理構成図 第１図 出力信号の立上り変化を示すタイミングチャート第 図 Ｔ３：フェーズブリットトランジスタ ４０：接続手段 一実施例の具体的な構成図
であり、 Ｔ、：ｔ、レベル出力トランジスタ Ｔ、：フェーズプリットトランジスタ ２：出力端子 ４０：接続手段 一実施例の原理構成図 第１図 出力信号の立上り変化を示すタイミングチャート第 図 Ｔ３：フェーズブリットトランジスタ ４０：接続手段 一実施例の具体的な構成図
Claims (1)
- 【特許請求の範囲】 Ｈレベル電源線とＬレベル電源線との間にトーテムポー
ル接続されたＨレベル出力トランジスタおよびＬレベル
出力トランジスタと、ベースに加えられた入力信号に応
じて該両出力トランジスタの一方を導通させるフェーズ
スプリットトランジスタとを備えた論理回路において、 前記両出力トランジスタの間から引き出された出力端子
の電位がＬレベルよりも負側に変動したとき、該出力端
子と前記フェーズスプリットトランジスタのベースとの
間を接続する接続手段を設けたことを特徴とする論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8635489A JPH02265323A (ja) | 1989-04-05 | 1989-04-05 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8635489A JPH02265323A (ja) | 1989-04-05 | 1989-04-05 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02265323A true JPH02265323A (ja) | 1990-10-30 |
Family
ID=13884551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8635489A Pending JPH02265323A (ja) | 1989-04-05 | 1989-04-05 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02265323A (ja) |
-
1989
- 1989-04-05 JP JP8635489A patent/JPH02265323A/ja active Pending
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