JPH06177728A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH06177728A JPH06177728A JP4351932A JP35193292A JPH06177728A JP H06177728 A JPH06177728 A JP H06177728A JP 4351932 A JP4351932 A JP 4351932A JP 35193292 A JP35193292 A JP 35193292A JP H06177728 A JPH06177728 A JP H06177728A
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- 238000010586 diagram Methods 0.000 description 20
- 238000000034 method Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 回路規模を大きくすることなく、抵抗値の大
きな抵抗を使用したまま立上がり時間を短くする。 【構成】 入力信号１００がロウレベル状態に遷移する
と、ＰチャンネルトランジスタＴ１２がオン状態にな
り、ＮチャンネルトランジスタＴ１１がオフ状態とな
る。入力信号１００がロウレベル状態に遷移してからイ
ンバータ回路２の出力１０１がハイレベル状態に遷移す
るまでの間、ＰチャンネルトランジスタＴ１０，Ｔ１２
がオン状態となり、出力１０２がハイレベル状態とな
る。インバータ回路２がハイレベル状態に遷移すると、
ＰチャンネルトランジスタＴ１０，Ｔ１２及びＮチャン
ネルトランジスタＴ１１が全てオフ状態になる。このと
き、出力１０２は既にハイレベル状態となっており、こ
のハイレベル状態が外部のプルアップ抵抗によって保持
される。
きな抵抗を使用したまま立上がり時間を短くする。 【構成】 入力信号１００がロウレベル状態に遷移する
と、ＰチャンネルトランジスタＴ１２がオン状態にな
り、ＮチャンネルトランジスタＴ１１がオフ状態とな
る。入力信号１００がロウレベル状態に遷移してからイ
ンバータ回路２の出力１０１がハイレベル状態に遷移す
るまでの間、ＰチャンネルトランジスタＴ１０，Ｔ１２
がオン状態となり、出力１０２がハイレベル状態とな
る。インバータ回路２がハイレベル状態に遷移すると、
ＰチャンネルトランジスタＴ１０，Ｔ１２及びＮチャン
ネルトランジスタＴ１１が全てオフ状態になる。このと
き、出力１０２は既にハイレベル状態となっており、こ
のハイレベル状態が外部のプルアップ抵抗によって保持
される。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にＣＭＯＳ集積回路におけるオープンドレイン型
の出力バッファ回路に関する。
し、特にＣＭＯＳ集積回路におけるオープンドレイン型
の出力バッファ回路に関する。
【０００２】
【従来の技術】従来、この種の出力バッファ回路におい
ては、図３（ａ）に示すように、ソース側が電源の低電
位側（ＧＮＤ）に接地されたＮチャンネルトランジスタ
Ｔ４１のみによって構成されており、このＮチャンネル
トランジスタＴ４１は入力信号４００によって制御され
ている。
ては、図３（ａ）に示すように、ソース側が電源の低電
位側（ＧＮＤ）に接地されたＮチャンネルトランジスタ
Ｔ４１のみによって構成されており、このＮチャンネル
トランジスタＴ４１は入力信号４００によって制御され
ている。
【０００３】ここで、入力信号４００がハイレベル状態
のときにＮチャンネルトランジスタＴ４１はオン状態で
あるため、そのドレインである出力４０１はロウレベル
状態にある。その後、入力信号４００がハイレベル状態
からロウレベル状態に遷移すると、Ｎチャンネルトラン
ジスタＴ４１はオフ状態となり、出力４０１はハイイン
ピーダンス状態になる。
のときにＮチャンネルトランジスタＴ４１はオン状態で
あるため、そのドレインである出力４０１はロウレベル
状態にある。その後、入力信号４００がハイレベル状態
からロウレベル状態に遷移すると、Ｎチャンネルトラン
ジスタＴ４１はオフ状態となり、出力４０１はハイイン
ピーダンス状態になる。
【０００４】上記のオープンドレイン型の出力バッファ
回路５は、図３（ｂ）に示すように、複数の出力バッフ
ァ回路５ａ〜５ｃの出力４０１同士をワイヤード接続し
て他の入力バッファ３に接続するのが一般的な使用方法
である。しかしながら、その際全ての出力バッファ回路
５ａ〜５ｃがオフ状態になると、ワイヤード接続された
信号線Ｗがハイインピーダンス状態になり、入力バッフ
ァ３で貫通電流が発生する。これを防ぐために、このと
きプルアップ抵抗Ｒｕによって信号線Ｗをハイレベル状
態にしている。
回路５は、図３（ｂ）に示すように、複数の出力バッフ
ァ回路５ａ〜５ｃの出力４０１同士をワイヤード接続し
て他の入力バッファ３に接続するのが一般的な使用方法
である。しかしながら、その際全ての出力バッファ回路
５ａ〜５ｃがオフ状態になると、ワイヤード接続された
信号線Ｗがハイインピーダンス状態になり、入力バッフ
ァ３で貫通電流が発生する。これを防ぐために、このと
きプルアップ抵抗Ｒｕによって信号線Ｗをハイレベル状
態にしている。
【０００５】上述した出力バッファ回路５では必要とす
るプルアップ抵抗Ｒｕとして抵抗値の大きなものを使用
すると、図３（ｃ）に示すように、出力４０１がロウレ
ベル状態からハイレベル状態に遷移するのに時間がかか
り、高速動作する回路に適用した場合に誤動作につなが
る可能性がある。
るプルアップ抵抗Ｒｕとして抵抗値の大きなものを使用
すると、図３（ｃ）に示すように、出力４０１がロウレ
ベル状態からハイレベル状態に遷移するのに時間がかか
り、高速動作する回路に適用した場合に誤動作につなが
る可能性がある。
【０００６】逆に、必要とするプルアップ抵抗Ｒｕとし
て抵抗値の小さいものを使用すると、出力４０１がロウ
レベル状態のときに貫通電流が大きくなり、出力レベル
の悪化及び消費電力の増大を招いてしまう。つまり、高
速動作させるためには抵抗値を小さくしなければならな
いが、出力レベルの悪化及び消費電力の増大を防ぐため
には抵抗値を大きくしなければならないという相反する
要求が生じてくる。
て抵抗値の小さいものを使用すると、出力４０１がロウ
レベル状態のときに貫通電流が大きくなり、出力レベル
の悪化及び消費電力の増大を招いてしまう。つまり、高
速動作させるためには抵抗値を小さくしなければならな
いが、出力レベルの悪化及び消費電力の増大を防ぐため
には抵抗値を大きくしなければならないという相反する
要求が生じてくる。
【０００７】この問題を解決するために、特開昭６２−
２４９５２２号公報に開示された技術が提案されてい
る。すなわち、この技術によれば、図４（ａ）に示すよ
うに、出力バッファ回路６において、ソース側が電源の
高電位側（ＶＤＤ）に接続されたＰチャンネルトランジ
スタＴ５０及びソース側が電源の低電位側（ＧＮＤ）に
接地されたＮチャンネルトランジスタＴ５１各々のドレ
イン同士を接続し、この接続点を出力５０２としてい
る。
２４９５２２号公報に開示された技術が提案されてい
る。すなわち、この技術によれば、図４（ａ）に示すよ
うに、出力バッファ回路６において、ソース側が電源の
高電位側（ＶＤＤ）に接続されたＰチャンネルトランジ
スタＴ５０及びソース側が電源の低電位側（ＧＮＤ）に
接地されたＮチャンネルトランジスタＴ５１各々のドレ
イン同士を接続し、この接続点を出力５０２としてい
る。
【０００８】ＮチャンネルトランジスタＴ５１及びパル
ス発生回路７はともに入力信号５００で制御されてお
り、ＰチャンネルトランジスタＴ５０はパルス発生回路
７の出力５０１によって制御されている。パルス発生回
路７は入力信号５００がハイレベル状態からロウレベル
状態に遷移したときだけロウレベルのパルスを発生し、
それ以外の状態では常にハイレベル状態になっている。
ス発生回路７はともに入力信号５００で制御されてお
り、ＰチャンネルトランジスタＴ５０はパルス発生回路
７の出力５０１によって制御されている。パルス発生回
路７は入力信号５００がハイレベル状態からロウレベル
状態に遷移したときだけロウレベルのパルスを発生し、
それ以外の状態では常にハイレベル状態になっている。
【０００９】ここで、入力信号５００がハイレベル状態
のときにＰチャンネルトランジスタＴ５０はオフ状態と
なり、ＮチャンネルトランジスタＴ５１はオン状態とな
るため、出力５０２はロウレベル状態となる。その後、
入力信号５００がハイレベル状態からロウレベル状態に
遷移すると、ＮチャンネルトランジスタＴ５１がオフ状
態になるとともに、パルス発生回路７がロウレベルのパ
ルスを発生する。
のときにＰチャンネルトランジスタＴ５０はオフ状態と
なり、ＮチャンネルトランジスタＴ５１はオン状態とな
るため、出力５０２はロウレベル状態となる。その後、
入力信号５００がハイレベル状態からロウレベル状態に
遷移すると、ＮチャンネルトランジスタＴ５１がオフ状
態になるとともに、パルス発生回路７がロウレベルのパ
ルスを発生する。
【００１０】パルス発生回路７がロウレベルのパルスを
出力している状態ではＰチャンネルトランジスタＴ５０
がオン状態となるため、出力５０２はハイレベル状態に
なる。そして、パルス発生回路７の出力５０１がハイレ
ベル状態となってロウレベルのパルスが消えると、Ｐチ
ャンネルトランジスタＴ５０が再びオフ状態となるた
め、出力５０２はハイ、ロウいずれのレベルも駆動され
ないが、すでにハイレベル状態となっているので、この
状態を外部のプルアップ抵抗Ｒｕが保持することにな
る。
出力している状態ではＰチャンネルトランジスタＴ５０
がオン状態となるため、出力５０２はハイレベル状態に
なる。そして、パルス発生回路７の出力５０１がハイレ
ベル状態となってロウレベルのパルスが消えると、Ｐチ
ャンネルトランジスタＴ５０が再びオフ状態となるた
め、出力５０２はハイ、ロウいずれのレベルも駆動され
ないが、すでにハイレベル状態となっているので、この
状態を外部のプルアップ抵抗Ｒｕが保持することにな
る。
【００１１】上記の出力バッファ回路６の使用方法を図
４（ｂ）に示し、その動作波形を図４（ｃ）に示す。こ
の使用方法は図３（ｂ）に示す方法と同様に、複数の出
力バッファ回路６ａ〜６ｃの出力５０２同士をワイヤー
ド接続して他の入力バッファ３に接続している。この場
合も、ワイヤード接続した信号線Ｗがハイインピーダン
ス状態となって入力バッファ３で貫通電流が発生するの
を防ぐため、プルアップ抵抗Ｒｕによって信号線Ｗのハ
イレベル状態を保持している。
４（ｂ）に示し、その動作波形を図４（ｃ）に示す。こ
の使用方法は図３（ｂ）に示す方法と同様に、複数の出
力バッファ回路６ａ〜６ｃの出力５０２同士をワイヤー
ド接続して他の入力バッファ３に接続している。この場
合も、ワイヤード接続した信号線Ｗがハイインピーダン
ス状態となって入力バッファ３で貫通電流が発生するの
を防ぐため、プルアップ抵抗Ｒｕによって信号線Ｗのハ
イレベル状態を保持している。
【００１２】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路では、パルス発生回路を用いて出力信号を一
度ハイレベルに駆動することで、抵抗値の大きなプルア
ップ抵抗を使用したまま立上がり時間を短くしている。
ッファ回路では、パルス発生回路を用いて出力信号を一
度ハイレベルに駆動することで、抵抗値の大きなプルア
ップ抵抗を使用したまま立上がり時間を短くしている。
【００１３】このパルス発生回路の最も簡単な構成を考
えると、図５（ａ）に示すような回路となる。すなわ
ち、パルス発生回路７はノア（ＮＯＲ）回路８とノア回
路８の動作速度に比べて十分に動作速度の遅いインバー
タ回路９とによって構成されている。このノア回路８の
一方には入力信号５００がそのまま入力されており、他
方には入力信号５００がインバータ回路９で反転された
信号６０１が入力されている。このノア回路８の出力が
パルス発生回路７の出力５０１となる。
えると、図５（ａ）に示すような回路となる。すなわ
ち、パルス発生回路７はノア（ＮＯＲ）回路８とノア回
路８の動作速度に比べて十分に動作速度の遅いインバー
タ回路９とによって構成されている。このノア回路８の
一方には入力信号５００がそのまま入力されており、他
方には入力信号５００がインバータ回路９で反転された
信号６０１が入力されている。このノア回路８の出力が
パルス発生回路７の出力５０１となる。
【００１４】ここで、パルス発生回路７への入力信号５
００がハイレベル状態にあるときにはその出力５０１も
ハイレベル状態となる。その後、パルス発生回路７への
入力信号５００がハイレベル状態からロウレベル状態に
遷移すると、インバータ回路９の遅延分だけ出力５０１
がロウレベル状態になるが、この後、出力５０１はハイ
レベル状態に安定する［図５（ｃ）参照］。パルス発生
回路７への入力信号５００がロウレベル状態からハイレ
ベル状態に遷移するときにはいかなるパルスも発生され
ない。
００がハイレベル状態にあるときにはその出力５０１も
ハイレベル状態となる。その後、パルス発生回路７への
入力信号５００がハイレベル状態からロウレベル状態に
遷移すると、インバータ回路９の遅延分だけ出力５０１
がロウレベル状態になるが、この後、出力５０１はハイ
レベル状態に安定する［図５（ｃ）参照］。パルス発生
回路７への入力信号５００がロウレベル状態からハイレ
ベル状態に遷移するときにはいかなるパルスも発生され
ない。
【００１５】上記のパルス発生回路７のトランジスタレ
ベルでの等価回路を考えると、図５（ｂ）に示すような
回路となる。すなわち、パルス発生回路７はＮチャンネ
ルトランジスタＴ６０，Ｔ６２，Ｔ６３，Ｔ６６と、Ｐ
チャンネルトランジスタＴ６１，Ｔ６４，Ｔ６５，Ｔ６
７とから構成される。
ベルでの等価回路を考えると、図５（ｂ）に示すような
回路となる。すなわち、パルス発生回路７はＮチャンネ
ルトランジスタＴ６０，Ｔ６２，Ｔ６３，Ｔ６６と、Ｐ
チャンネルトランジスタＴ６１，Ｔ６４，Ｔ６５，Ｔ６
７とから構成される。
【００１６】上述した出力バッファ回路では、抵抗値の
大きなプルアップ抵抗を使用したまま立上がり時間を短
くするためにパルス発生回路を用いているので、そのパ
ルス発生回路を最も簡単に構成した場合でもパルス発生
回路だけで８個のトランジスタが必要となり、出力バッ
ファ回路全体では１０個のトランジスタが必要となり、
回路規模の増大を招いてしまうという問題がある。
大きなプルアップ抵抗を使用したまま立上がり時間を短
くするためにパルス発生回路を用いているので、そのパ
ルス発生回路を最も簡単に構成した場合でもパルス発生
回路だけで８個のトランジスタが必要となり、出力バッ
ファ回路全体では１０個のトランジスタが必要となり、
回路規模の増大を招いてしまうという問題がある。
【００１７】そこで、本発明の目的は回路規模を大きく
することなく、抵抗値の大きな抵抗を使用したまま立上
がり時間を短くすることができる出力バッファ回路の提
供にある。
することなく、抵抗値の大きな抵抗を使用したまま立上
がり時間を短くすることができる出力バッファ回路の提
供にある。
【００１８】
【課題を解決するための手段】本発明による出力バッフ
ァ回路は、互いに直列接続されかつ一方が電源端子の一
方に接続され、制御電極が互いに共通接続されて入力信
号が印加された逆導電型の第１及び第２のトランジスタ
と、前記入力信号を反転して遅延する遅延手段と、前記
電源端子の他方と前記第１及び第２のトランジスタとの
間に直列接続され、前記遅延手段の出力信号によって前
記第１及び第２のトランジスタのうち前記電源端子の一
方に接続されたトランジスタと同一の動作を遅延して行
う第３のトランジスタとを備え、前記第１及び第２のト
ランジスタ同士の直列接続点を出力とするようにしてい
る。
ァ回路は、互いに直列接続されかつ一方が電源端子の一
方に接続され、制御電極が互いに共通接続されて入力信
号が印加された逆導電型の第１及び第２のトランジスタ
と、前記入力信号を反転して遅延する遅延手段と、前記
電源端子の他方と前記第１及び第２のトランジスタとの
間に直列接続され、前記遅延手段の出力信号によって前
記第１及び第２のトランジスタのうち前記電源端子の一
方に接続されたトランジスタと同一の動作を遅延して行
う第３のトランジスタとを備え、前記第１及び第２のト
ランジスタ同士の直列接続点を出力とするようにしてい
る。
【００１９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２０】図１（ａ）は本発明の一実施例を示す回路
図である。図において、出力バッファ回路１ではＰチャ
ンネルトランジスタＴ１０，Ｔ１２及びＮチャンネルト
ランジスタＴ１１が電源の高電位側（ＶＤＤ）と電源の
低電位側（ＧＮＤ）との間に直列接続されている。
図である。図において、出力バッファ回路１ではＰチャ
ンネルトランジスタＴ１０，Ｔ１２及びＮチャンネルト
ランジスタＴ１１が電源の高電位側（ＶＤＤ）と電源の
低電位側（ＧＮＤ）との間に直列接続されている。
【００２１】この場合、ＰチャンネルトランジスタＴ１
０のソース側は電源の高電位側に接続され、Ｎチャンネ
ルトランジスタＴ１１のソース側は電源の低電位側に接
地されている。また、ＰチャンネルトランジスタＴ１２
及びＮチャンネルトランジスタＴ１１のドレイン同士は
互いに接続されており、この接続点が出力１０２となっ
ている。
０のソース側は電源の高電位側に接続され、Ｎチャンネ
ルトランジスタＴ１１のソース側は電源の低電位側に接
地されている。また、ＰチャンネルトランジスタＴ１２
及びＮチャンネルトランジスタＴ１１のドレイン同士は
互いに接続されており、この接続点が出力１０２となっ
ている。
【００２２】ＰチャンネルトランジスタＴ１２及びＮチ
ャンネルトランジスタＴ１１は入力信号１００によって
制御され、ＰチャンネルトランジスタＴ１０はインバー
タ回路２の出力１０１によって制御されている。また、
インバータ回路２も入力信号１００によって制御されて
いる。
ャンネルトランジスタＴ１１は入力信号１００によって
制御され、ＰチャンネルトランジスタＴ１０はインバー
タ回路２の出力１０１によって制御されている。また、
インバータ回路２も入力信号１００によって制御されて
いる。
【００２３】インバータ回路２のゲート幅はＰチャンネ
ルトランジスタＴ１０，Ｔ１２及びＮチャンネルトラン
ジスタＴ１１のゲート幅に比べて十分に細くなってい
る。また、インバータ回路２のゲート長はＰチャンネル
トランジスタＴ１０，Ｔ１２及びＮチャンネルトランジ
スタＴ１１のゲート長に比べて十分に長くなっている。
ルトランジスタＴ１０，Ｔ１２及びＮチャンネルトラン
ジスタＴ１１のゲート幅に比べて十分に細くなってい
る。また、インバータ回路２のゲート長はＰチャンネル
トランジスタＴ１０，Ｔ１２及びＮチャンネルトランジ
スタＴ１１のゲート長に比べて十分に長くなっている。
【００２４】すなわち、インバータ回路２の動作速度は
ＰチャンネルトランジスタＴ１０，Ｔ１２及びＮチャン
ネルトランジスタＴ１１の動作速度に比べて十分遅くな
っている。
ＰチャンネルトランジスタＴ１０，Ｔ１２及びＮチャン
ネルトランジスタＴ１１の動作速度に比べて十分遅くな
っている。
【００２５】図１（ｂ）は図１（ａ）に示す出力バッフ
ァ回路１の使用例を示すブロック図である。図におい
て、複数の出力バッファ回路１ａ〜１ｃの出力１０２同
士はワイヤード接続されて他の入力バッファ３に接続さ
れている。
ァ回路１の使用例を示すブロック図である。図におい
て、複数の出力バッファ回路１ａ〜１ｃの出力１０２同
士はワイヤード接続されて他の入力バッファ３に接続さ
れている。
【００２６】これら出力バッファ回路１ａ〜１ｃ全てが
オフ状態となったときに、ワイヤード接続された信号線
Ｗがハイインピーダンス状態となって入力バッファ３で
貫通電流が発生するのを防ぐため、信号線Ｗにはプルア
ップ抵抗Ｒｕが接続されている。これによって、上記の
ような状態となっても、信号線Ｗはプルアップ抵抗Ｒｕ
によってハイレベル状態が保持される。
オフ状態となったときに、ワイヤード接続された信号線
Ｗがハイインピーダンス状態となって入力バッファ３で
貫通電流が発生するのを防ぐため、信号線Ｗにはプルア
ップ抵抗Ｒｕが接続されている。これによって、上記の
ような状態となっても、信号線Ｗはプルアップ抵抗Ｒｕ
によってハイレベル状態が保持される。
【００２７】図１（ｃ）は図１（ｂ）に示す使用例にお
ける出力バッファ回路１の動作を示すタイムチャートで
ある。これら図１（ａ）〜（ｃ）を用いて本発明の一実
施例の動作について説明する。
ける出力バッファ回路１の動作を示すタイムチャートで
ある。これら図１（ａ）〜（ｃ）を用いて本発明の一実
施例の動作について説明する。
【００２８】まず、入力信号１００がハイレベル状態の
とき、ＰチャンネルトランジスタＴ１２がオフ状態とな
り、ＮチャンネルトランジスタＴ１１がオン状態となる
ため、出力１０２はロウレベル状態となる。このとき、
ＰチャンネルトランジスタＴ１０はオン状態となってい
る。
とき、ＰチャンネルトランジスタＴ１２がオフ状態とな
り、ＮチャンネルトランジスタＴ１１がオン状態となる
ため、出力１０２はロウレベル状態となる。このとき、
ＰチャンネルトランジスタＴ１０はオン状態となってい
る。
【００２９】その後、入力信号１００がハイレベル状態
からロウレベル状態に遷移すると、Ｐチャンネルトラン
ジスタＴ１２がオン状態になるとともに、Ｎチャンネル
トランジスタＴ１１がオフ状態となる。
からロウレベル状態に遷移すると、Ｐチャンネルトラン
ジスタＴ１２がオン状態になるとともに、Ｎチャンネル
トランジスタＴ１１がオフ状態となる。
【００３０】この入力信号１００のロウレベル状態への
遷移に応じて、インバータ回路２の出力１０１はゆっく
りとロウレベル状態からハイレベル状態に遷移するの
で、入力信号１００がロウレベル状態に遷移してからイ
ンバータ回路２がハイレベル状態に遷移するまでの間、
ＰチャンネルトランジスタＴ１０，Ｔ１２がともにオン
状態となる。これによって、出力１０２は速やかにハイ
レベル状態となる。
遷移に応じて、インバータ回路２の出力１０１はゆっく
りとロウレベル状態からハイレベル状態に遷移するの
で、入力信号１００がロウレベル状態に遷移してからイ
ンバータ回路２がハイレベル状態に遷移するまでの間、
ＰチャンネルトランジスタＴ１０，Ｔ１２がともにオン
状態となる。これによって、出力１０２は速やかにハイ
レベル状態となる。
【００３１】インバータ回路２がハイレベル状態に遷移
すると、その出力１０１に応答してＰチャンネルトラン
ジスタＴ１０はオフ状態となる。この状態で、Ｐチャン
ネルトランジスタＴ１０，Ｔ１２及びＮチャンネルトラ
ンジスタＴ１１が全てオフ状態になる。
すると、その出力１０１に応答してＰチャンネルトラン
ジスタＴ１０はオフ状態となる。この状態で、Ｐチャン
ネルトランジスタＴ１０，Ｔ１２及びＮチャンネルトラ
ンジスタＴ１１が全てオフ状態になる。
【００３２】このため、出力１０２はハイ、ロウいずれ
のレベルも駆動されないが、出力１０２はすでにハイレ
ベル状態となっているので、このハイレベル状態がプル
アップ抵抗Ｒｕによって保持されることとなる。
のレベルも駆動されないが、出力１０２はすでにハイレ
ベル状態となっているので、このハイレベル状態がプル
アップ抵抗Ｒｕによって保持されることとなる。
【００３３】図２（ａ）は本発明の他の実施例を示す回
路図である。図において、出力バッファ回路４ではＰチ
ャンネルトランジスタＴ１２及びＮチャンネルトランジ
スタＴ１１，Ｔ２１が電源の高電位側（ＶＤＤ）と電源
の低電位側（ＧＮＤ）との間に直列接続されている。
路図である。図において、出力バッファ回路４ではＰチ
ャンネルトランジスタＴ１２及びＮチャンネルトランジ
スタＴ１１，Ｔ２１が電源の高電位側（ＶＤＤ）と電源
の低電位側（ＧＮＤ）との間に直列接続されている。
【００３４】この場合、ＰチャンネルトランジスタＴ１
２のソース側は電源の高電位側に接続され、Ｎチャンネ
ルトランジスタＴ２１のソース側は電源の低電位側に接
地されている。また、ＰチャンネルトランジスタＴ１２
及びＮチャンネルトランジスタＴ１１のドレイン同士は
互いに接続されており、この接続点が出力２０２となっ
ている。
２のソース側は電源の高電位側に接続され、Ｎチャンネ
ルトランジスタＴ２１のソース側は電源の低電位側に接
地されている。また、ＰチャンネルトランジスタＴ１２
及びＮチャンネルトランジスタＴ１１のドレイン同士は
互いに接続されており、この接続点が出力２０２となっ
ている。
【００３５】ＰチャンネルトランジスタＴ１２及びＮチ
ャンネルトランジスタＴ１１は入力信号２００によって
制御され、ＮチャンネルトランジスタＴ２１はインバー
タ回路２の出力２０１によって制御されている。また、
インバータ回路２も入力信号２００によって制御されて
いる。
ャンネルトランジスタＴ１１は入力信号２００によって
制御され、ＮチャンネルトランジスタＴ２１はインバー
タ回路２の出力２０１によって制御されている。また、
インバータ回路２も入力信号２００によって制御されて
いる。
【００３６】インバータ回路２のゲート幅はＰチャンネ
ルトランジスタＴ１２及びＮチャンネルトランジスタＴ
１１，Ｔ２１のゲート幅に比べて十分に細くなってい
る。また、インバータ回路２のゲート長はＰチャンネル
トランジスタＴ１２及びＮチャンネルトランジスタＴ１
１，Ｔ２１のゲート長に比べて十分に長くなっている。
ルトランジスタＴ１２及びＮチャンネルトランジスタＴ
１１，Ｔ２１のゲート幅に比べて十分に細くなってい
る。また、インバータ回路２のゲート長はＰチャンネル
トランジスタＴ１２及びＮチャンネルトランジスタＴ１
１，Ｔ２１のゲート長に比べて十分に長くなっている。
【００３７】すなわち、インバータ回路２の動作速度は
ＰチャンネルトランジスタＴ１２及びＮチャンネルトラ
ンジスタＴ１１，Ｔ２１の動作速度に比べて十分遅くな
っている。
ＰチャンネルトランジスタＴ１２及びＮチャンネルトラ
ンジスタＴ１１，Ｔ２１の動作速度に比べて十分遅くな
っている。
【００３８】図２（ｂ）は図２（ａ）に示す出力バッフ
ァ回路４の使用例を示すブロック図である。図におい
て、複数の出力バッファ回路４ａ〜４ｃの出力２０２同
士はワイヤード接続されて他の入力バッファ３に接続さ
れている。
ァ回路４の使用例を示すブロック図である。図におい
て、複数の出力バッファ回路４ａ〜４ｃの出力２０２同
士はワイヤード接続されて他の入力バッファ３に接続さ
れている。
【００３９】これら出力バッファ回路４ａ〜４ｃ全てが
オフ状態となったときに、ワイヤード接続された信号線
Ｗがハイインピーダンス状態となって入力バッファ３で
貫通電流が発生するのを防ぐため、信号線Ｗにはプルダ
ウン抵抗Ｒｄが接続されている。これによって、上記の
ような状態となっても、信号線Ｗはプルダウン抵抗Ｒｄ
によってロウレベル状態が保持される。
オフ状態となったときに、ワイヤード接続された信号線
Ｗがハイインピーダンス状態となって入力バッファ３で
貫通電流が発生するのを防ぐため、信号線Ｗにはプルダ
ウン抵抗Ｒｄが接続されている。これによって、上記の
ような状態となっても、信号線Ｗはプルダウン抵抗Ｒｄ
によってロウレベル状態が保持される。
【００４０】図２（ｃ）は図２（ｂ）に示す使用例にお
ける出力バッファ回路４の動作を示すタイムチャートで
ある。これら図２（ａ）〜（ｃ）を用いて本発明の他の
実施例の動作について説明する。
ける出力バッファ回路４の動作を示すタイムチャートで
ある。これら図２（ａ）〜（ｃ）を用いて本発明の他の
実施例の動作について説明する。
【００４１】まず、入力信号２００がロウレベル状態の
とき、ＮチャンネルトランジスタＴ１１がオフ状態とな
り、ＰチャンネルトランジスタＴ１２がオン状態となる
ため、出力２０２はハイレベル状態となる。このとき、
ＮチャンネルトランジスタＴ２１はオン状態となってい
る。
とき、ＮチャンネルトランジスタＴ１１がオフ状態とな
り、ＰチャンネルトランジスタＴ１２がオン状態となる
ため、出力２０２はハイレベル状態となる。このとき、
ＮチャンネルトランジスタＴ２１はオン状態となってい
る。
【００４２】その後、入力信号２００がロウレベル状態
からハイレベル状態に遷移すると、Ｎチャンネルトラン
ジスタＴ１１がオン状態になるとともに、Ｐチャンネル
トランジスタＴ１２がオフ状態となる。
からハイレベル状態に遷移すると、Ｎチャンネルトラン
ジスタＴ１１がオン状態になるとともに、Ｐチャンネル
トランジスタＴ１２がオフ状態となる。
【００４３】この入力信号２００のハイレベル状態への
遷移に応じて、インバータ回路２の出力２０１はゆっく
りとハイレベル状態からロウレベル状態に遷移するの
で、入力信号２００がハイレベル状態に遷移してからイ
ンバータ回路２がロウレベル状態に遷移するまでの間、
ＮチャンネルトランジスタＴ１１，Ｔ２１がともにオン
状態となる。これによって、出力２０２は速やかにロウ
レベル状態となる。
遷移に応じて、インバータ回路２の出力２０１はゆっく
りとハイレベル状態からロウレベル状態に遷移するの
で、入力信号２００がハイレベル状態に遷移してからイ
ンバータ回路２がロウレベル状態に遷移するまでの間、
ＮチャンネルトランジスタＴ１１，Ｔ２１がともにオン
状態となる。これによって、出力２０２は速やかにロウ
レベル状態となる。
【００４４】インバータ回路２がロウレベル状態に遷移
すると、その出力２０１に応答してＮチャンネルトラン
ジスタＴ２１はオフ状態となる。この状態で、Ｐチャン
ネルトランジスタＴ１２及びＮチャンネルトランジスタ
Ｔ１１，Ｔ２１が全てオフ状態になる。
すると、その出力２０１に応答してＮチャンネルトラン
ジスタＴ２１はオフ状態となる。この状態で、Ｐチャン
ネルトランジスタＴ１２及びＮチャンネルトランジスタ
Ｔ１１，Ｔ２１が全てオフ状態になる。
【００４５】このため、出力２０２はハイ、ロウいずれ
のレベルも駆動されないが、出力２０２はすでにロウレ
ベル状態となっているので、このロウレベル状態がプル
ダウン抵抗Ｒｄによって保持されることとなる。
のレベルも駆動されないが、出力２０２はすでにロウレ
ベル状態となっているので、このロウレベル状態がプル
ダウン抵抗Ｒｄによって保持されることとなる。
【００４６】このように、互いに直列接続されかつ一方
が電源端子の一方に接続され、制御電極が互いに共通接
続された逆導電型のＰチャンネルトランジスタＴ１２及
びＮチャンネルトランジスタＴ１１と、その制御電極に
入力される入力信号１００，２００を反転して遅延する
インバータ回路２と、電源端子の他方とＰチャンネルト
ランジスタＴ１２及びＮチャンネルトランジスタＴ１１
との間に直列接続され、インバータ回路２の出力信号１
０１，２０１によってＰチャンネルトランジスタＴ１２
及びＮチャンネルトランジスタＴ１１のうち電源端子の
一方に接続されたトランジスタと同一の動作を遅延して
行うＰチャンネルトランジスタＴ１０またはＮチャンネ
ルトランジスタＴ２１とで構成し、Ｐチャンネルトラン
ジスタＴ１２及びＮチャンネルトランジスタＴ１１同士
の直列接続点を出力１０２，２０２とすることによっ
て、ＣＭＯＳトランジスタで全体を構成した場合に５個
のトランジスタで構成できるので、最も簡単に構成した
場合でも１０個のトランジスタを必要とする従来例に比
べて回路規模を小さくすることができる。
が電源端子の一方に接続され、制御電極が互いに共通接
続された逆導電型のＰチャンネルトランジスタＴ１２及
びＮチャンネルトランジスタＴ１１と、その制御電極に
入力される入力信号１００，２００を反転して遅延する
インバータ回路２と、電源端子の他方とＰチャンネルト
ランジスタＴ１２及びＮチャンネルトランジスタＴ１１
との間に直列接続され、インバータ回路２の出力信号１
０１，２０１によってＰチャンネルトランジスタＴ１２
及びＮチャンネルトランジスタＴ１１のうち電源端子の
一方に接続されたトランジスタと同一の動作を遅延して
行うＰチャンネルトランジスタＴ１０またはＮチャンネ
ルトランジスタＴ２１とで構成し、Ｐチャンネルトラン
ジスタＴ１２及びＮチャンネルトランジスタＴ１１同士
の直列接続点を出力１０２，２０２とすることによっ
て、ＣＭＯＳトランジスタで全体を構成した場合に５個
のトランジスタで構成できるので、最も簡単に構成した
場合でも１０個のトランジスタを必要とする従来例に比
べて回路規模を小さくすることができる。
【００４７】また、上記の如く構成することで、Ｎチャ
ンネル・オープンドレイン型の出力バッファ回路１にお
いてロウレベル状態からハイレベル状態に遷移する時
間、あるいはＰチャンネル・オープンドレイン型の出力
バッファ回路４においてハイレベル状態からロウレベル
状態に遷移する時間を示す出力１０２，２０２がディス
エーブル状態に遷移する時間を短くすることができる。
ンネル・オープンドレイン型の出力バッファ回路１にお
いてロウレベル状態からハイレベル状態に遷移する時
間、あるいはＰチャンネル・オープンドレイン型の出力
バッファ回路４においてハイレベル状態からロウレベル
状態に遷移する時間を示す出力１０２，２０２がディス
エーブル状態に遷移する時間を短くすることができる。
【００４８】よって、回路規模を大きくすることなく、
抵抗値の大きなプルアップ抵抗Ｒｕまたはプルダウン抵
抗Ｒｄを使用したまま、立上がり時間を短くすることが
できる。
抵抗値の大きなプルアップ抵抗Ｒｕまたはプルダウン抵
抗Ｒｄを使用したまま、立上がり時間を短くすることが
できる。
【００４９】尚、上記実施例では、ＭＯＳトランジスタ
を用いているが、バイポーラトランジスタを用いても良
いものであり、その場合は、Ｐチャンネルトランジスタ
をＰＮＰトランジスタとし、またＮチャンネルトランジ
スタをＮＰＮトランジスタとすれば良い。
を用いているが、バイポーラトランジスタを用いても良
いものであり、その場合は、Ｐチャンネルトランジスタ
をＰＮＰトランジスタとし、またＮチャンネルトランジ
スタをＮＰＮトランジスタとすれば良い。
【００５０】
【発明の効果】以上説明したように本発明によれば、互
いに直列接続されかつ一方が電源端子の一方に接続さ
れ、制御電極が互いに共通接続されて入力信号が印加さ
れた逆導電型の第１及び第２のトランジスタと、その入
力信号を反転して遅延する遅延手段と、電源端子の他方
と第１及び第２のトランジスタとの間に直列接続され、
遅延手段の出力信号によって第１及び第２のトランジス
タのうち電源端子の一方に接続されたトランジスタと同
一の動作を遅延して行う第３のトランジスタとで構成
し、第１及び第２のトランジスタ同士の直列接続点を出
力とすることによって、回路規模を大きくすることな
く、抵抗値の大きな抵抗を使用したまま立上がり時間を
短くすることができるという効果がある。
いに直列接続されかつ一方が電源端子の一方に接続さ
れ、制御電極が互いに共通接続されて入力信号が印加さ
れた逆導電型の第１及び第２のトランジスタと、その入
力信号を反転して遅延する遅延手段と、電源端子の他方
と第１及び第２のトランジスタとの間に直列接続され、
遅延手段の出力信号によって第１及び第２のトランジス
タのうち電源端子の一方に接続されたトランジスタと同
一の動作を遅延して行う第３のトランジスタとで構成
し、第１及び第２のトランジスタ同士の直列接続点を出
力とすることによって、回路規模を大きくすることな
く、抵抗値の大きな抵抗を使用したまま立上がり時間を
短くすることができるという効果がある。
【図１】（ａ）は本発明の一実施例を示す回路図、
（ｂ）は（ａ）に示す出力バッファ回路の使用例を示す
ブロック図、（ｃ）は（ｂ）に示す使用例における出力
バッファ回路の動作波形図である。
（ｂ）は（ａ）に示す出力バッファ回路の使用例を示す
ブロック図、（ｃ）は（ｂ）に示す使用例における出力
バッファ回路の動作波形図である。
【図２】（ａ）は本発明の他の実施例を示す回路図、
（ｂ）は（ａ）に示す出力バッファ回路の使用例を示す
ブロック図、（ｃ）は（ｂ）に示す使用例における出力
バッファ回路の動作波形図である。
（ｂ）は（ａ）に示す出力バッファ回路の使用例を示す
ブロック図、（ｃ）は（ｂ）に示す使用例における出力
バッファ回路の動作波形図である。
【図３】（ａ）は従来例を示す回路図、（ｂ）は（ａ）
に示す出力バッファ回路の使用例を示すブロック図、
（ｃ）は（ｂ）に示す使用例における出力バッファ回路
の動作波形図である。
に示す出力バッファ回路の使用例を示すブロック図、
（ｃ）は（ｂ）に示す使用例における出力バッファ回路
の動作波形図である。
【図４】（ａ）は従来例を示す回路図、（ｂ）は（ａ）
に示す出力バッファ回路の使用例を示すブロック図、
（ｃ）は（ｂ）に示す使用例における出力バッファ回路
の動作波形図である。
に示す出力バッファ回路の使用例を示すブロック図、
（ｃ）は（ｂ）に示す使用例における出力バッファ回路
の動作波形図である。
【図５】（ａ）は図４（ａ）に示すパルス発生回路を示
す回路図、（ｂ）は（ａ）に示すパルス発生回路のトラ
ンジスタレベルの等価回路図、（ｃ）は（ａ）に示すパ
ルス発生回路の動作波形図である。
す回路図、（ｂ）は（ａ）に示すパルス発生回路のトラ
ンジスタレベルの等価回路図、（ｃ）は（ａ）に示すパ
ルス発生回路の動作波形図である。
１ Ｎチャンネル・オープンドレイン型の出力バッファ
回路 ２ インバータ ３ 入力バッファ ４ Ｐチャンネル・オープンドレイン型の出力バッファ
回路 Ｔ１０，Ｔ１２ Ｐチャンネルトランジスタ Ｔ１１，Ｔ２１ Ｎチャンネルトランジスタ Ｒｕ プルアップ抵抗 Ｒｄ プルダウン抵抗
回路 ２ インバータ ３ 入力バッファ ４ Ｐチャンネル・オープンドレイン型の出力バッファ
回路 Ｔ１０，Ｔ１２ Ｐチャンネルトランジスタ Ｔ１１，Ｔ２１ Ｎチャンネルトランジスタ Ｒｕ プルアップ抵抗 Ｒｄ プルダウン抵抗
Claims (4)
- 【請求項１】 互いに直列接続されかつ一方が電源端子
の一方に接続され、制御電極が互いに共通接続されて入
力信号が印加された逆導電型の第１及び第２のトランジ
スタと、前記入力信号を反転して遅延する遅延手段と、
前記電源端子の他方と前記第１及び第２のトランジスタ
との間に直列接続され、前記遅延手段の出力信号によっ
て前記第１及び第２のトランジスタのうち前記電源端子
の一方に接続されたトランジスタと同一の動作を遅延し
て行う第３のトランジスタとを有し、前記第１及び第２
のトランジスタ同士の直列接続点を出力とするようにし
たことを特徴とする出力バッファ回路。 - 【請求項２】 前記第１及び第２のトランジスタと、前
記第３のトランジスタとが夫々ＭＯＳトランジスタで構
成されていることを特徴とする請求項１記載の出力バッ
ファ回路。 - 【請求項３】 前記第３のトランジスタがＰチャンネル
トランジスタで構成され、前記電源端子の一方に接続さ
れたトランジスタがＮチャンネルトランジスタで構成さ
れていることを特徴とする請求項２記載の出力バッファ
回路。 - 【請求項４】 前記第３のトランジスタがＮチャンネル
トランジスタで構成され、前記電源端子の一方に接続さ
れたトランジスタがＰチャンネルトランジスタで構成さ
れていることを特徴とする請求項２記載の出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351932A JPH06177728A (ja) | 1992-12-09 | 1992-12-09 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351932A JPH06177728A (ja) | 1992-12-09 | 1992-12-09 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177728A true JPH06177728A (ja) | 1994-06-24 |
Family
ID=18420611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4351932A Pending JPH06177728A (ja) | 1992-12-09 | 1992-12-09 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235546A (ja) * | 2006-03-01 | 2007-09-13 | Elpida Memory Inc | 出力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151523A (ja) * | 1983-02-14 | 1984-08-30 | Toshiba Corp | 遷移検出回路 |
| JPS6229927A (ja) * | 1985-07-31 | 1987-02-07 | 五大産業株式会社 | まぐろ延縄漁業用擬似餌 |
-
1992
- 1992-12-09 JP JP4351932A patent/JPH06177728A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151523A (ja) * | 1983-02-14 | 1984-08-30 | Toshiba Corp | 遷移検出回路 |
| JPS6229927A (ja) * | 1985-07-31 | 1987-02-07 | 五大産業株式会社 | まぐろ延縄漁業用擬似餌 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235546A (ja) * | 2006-03-01 | 2007-09-13 | Elpida Memory Inc | 出力回路 |
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