JPH022661A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置およびその製造方法に係わ
り、特に抵抗体を負荷としたスタティック型うンダムア
クセス□□□Ｓメモリ（以下ＳＲＡＭと称する）におい
て、表面段差が小さく配線歩留りが良好で、かつセル面
積が小さく高密度メモリを実現する構造、同時に放射線
の侵入に対するソフトエラー耐性が大きいセル構造およ
びその形成方法に関するものである。

〔従来の技術〕

半導体集積回路装置として例えば高抵抗体を負荷とする
ＳＲＡＭにおいては、表面段差を小さくし、配線歩留り
を良好なものとするために高抵抗体をゲート電極用半導
体層と同一層を用いて形成し、部分的に不純物添加量を
変えて行なう方法が一方法として採用されてきた。この
場合、第４図（ａ）にその要部断面図に示すように半導
体基板１上に選択酸化膜２およびゲート酸化膜３を順次
形成した後、この酸化膜２，３上に無添加多結晶シリコ
ン層４を形成し、次に同図（ｂ）に示すようにこの添加
多結晶シリコン層４の表面全面に所望の抵抗値を得る念
めの不純物として燐をイオン注入し、次いで高抵抗体と
なる部分をフォトレジスト膜５で覆い、高濃度の燐をイ
オン注入し、同図（Ｃ）に示すように高抵抗体部４ｍ以
外の部分を低抵抗化して低抵抗体部４ｂを形成する。次
いで、図示しないが、この低抵抗体部４ｂの不要部分を
エツチングし、高抵抗体部４＆の両側部およびゲート電
極部の低抵抗体部４ｂのみを残留させた後、同図（ｄ）
に示すように高抵抗体部４ａおよびその両側面の低抵抗
体部４ｂをフォトレジスト膜６で覆い、イオン注入を行
なってＭＯＳ　ＦＥＴのソース、ドレイン領域７を形成
する。次いでこのレジスト膜６を除去することにより、
同図（、）に示すように高抵抗半導体層８およびそのコ
ンタクト部となる低抵抗半導体層９からなる抵抗体並び
に低抵抗半導体層からなるゲート電極１０が形成され、
抵抗負荷のインバータが形成されるようになっていた。

〔発明が解決しようとする課題〕

しかしながら、上述したような構成によると、ＭＯＳ　
ＦＥＴ　のゲート電極１０の抵抗は、できるだけ低いこ
とが望ましいので、上記低抵抗化のためのイオン注入時
には、通常、特に注入量を多くし、かつ不純物として燐
を用いる場合が多い。このため、その後の熱処理工程で
燐がイオン注入されない高抵抗体部４ａに著しく横方向
に拡散し、かつ拡散量の揺らぎも多結晶シリコン層４の
結晶性の影響を大きく受ける。し次がって高抵抗体の抵
抗制御性を確保するとともに最悪の場合でも高抵抗体部
４ａの消滅を防ぐためには、同図（ｄ）に示すように予
め高抵抗体部４ａを大きく形成しておかなければならず
、このため、セル面積が大きくなり、高密度化が困難と
なるという問題があった。

したがって本発明は、上述した従来の問題に鑑みてなさ
れたものであり、その目的は、高抵抗体部の寸法を小さ
くシ、セル面積を縮小でき、メモリの高密度化を実現で
きる半導体集積回路装置およびその製造方法を提供する
ことにある。

また、本発明の他の目的は、Ｓ　ＲＡＭセルの放射線の
侵入によるソフトエラーの発生を防止できる半導体集積
回路装置およびその製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路装置は、所定の不純物を添加し
次半導体層からなる抵抗体をインバータの負荷とする７
リツブ７０ツブ回路を含む半導体集積回路装置において
、上記抵抗体は、高抵抗体と、第１の抵抗値を有する第
１の低抵抗体と、第１の抵抗値より高い抵抗値を有する
第２の低抵抗体とからなフ、上記高抵抗体の両側に上記
第２の低抵抗体が配置されるとともに上記第２の低抵抗
体の両側に上記第１の低抵抗体が配置され、接続されて
構成される。

本発明の他の半導体集積回路装置は、上記７リツプ７０
ツブ回路の一方のインバータの負荷用抵抗体とトランジ
スタのドレインとの接続点が、上記インバータと対をな
す他方のインバータのゲートと上記第１の低抵抗体およ
び第２の低抵抗体とで接続されて構成される。

本発明の半導体集積回路装置の製造方法は、抵抗体およ
びＭＩＳ型ＦＥＴ　　のゲートとなる半導体層として無
添加もしくは低濃度不純物添加半導体層を用い、上記ゲ
ート部には不純物を高濃度添加し、上記抵抗体部には不
純物を添加せず、上記ゲート部と上記抵抗体接続部には
ＭＩＳ型ＦＥＴ　　のソース。

ドレイン部の不純物添加と同時に不純物を添加する工程
を含むことにある。

〔作用〕

本発明による半導体集積回路装置においては、高抵抗体
と第１の低抵抗体との間に配置された第２の低抵抗体は
拡散係数の小さい不純物を添加し、かつ添加量を少なく
し、拡散量およびその援らぎを小さくすることにより、
寸法の大きな高抵抗部の形成が不要となる。

本発明による他の半導体集積回路装置においては、フリ
ップフロップ回路のゲート部に適当な時定数を有するＲ
Ｃ回路が形成される。

本発明による半導体集積回路装置の製造方法においては
、ＭＩＳ型ＦＥＴ　　のソース、ドレイン部の不純物添
加と同時に不純物を添加することにより、上記抵抗体接
続部が同時に形成さｎる。

〔実施例〕

以下、図面を用いて本発明の一実施例を詳細に説明する
。

（実施例１） 第１図は本発明による半導体集積回路装置の一実施例を
説明するスタイツク型メモリセルで、同図（ａ）はその
構成を示す断面図、同図（ｂ）はその回路図であり、上
述の図と同一部分には同一符号を付しである。同図（、
）において、１１は無添加もしくは低濃度不純物添加の
シート抵抗１００ＭΩ／口〜１０ＧΩ／口の高抵抗半導
体層でインバータの負荷として同図（ｂ）の抵抗ＲＨ□
を形成している。ゲート電極として用いられるシート抵
抗２０〜５００２七の低抵抗半導体層１３と上記高抵抗
半導体層１１との間は、シート抵抗５００Ω１０〜５に
Ω７七の半導体層１２からなる抵抗ＲＭ１〜ＲＭ、によ
り接続されている。々お、同図（ａ）において、１４は
眉間絶縁膜、１５．１６は金属配線である。また、同図
（ｂ）において、Ｑ１〜Ｑ、は上記半導体層１１〜１３
からなる抵抗体をインバータの負荷とするトランジスタ
、Ｂ、Ｂはビット線、Ｄはワード蔵、”ＤＤは電源電圧
、ＶＳｓは接地電位である。

（実施例２） 第２図は本発明による半導体集積回路装置の他の実施例
を説明するＳＲＡＭで、同図（ａ）はその構成を示す断
面図、同図（ｂ）はその回路図であム上述の図と同一部
分には同一符号を付しである。同図（ａ）において、高
抵抗半導体層１１は、同図（ｂ）に示すインバータの負
荷抵抗Ｒ１１をなし、第２の低抵抗半導体層１２は、負
荷抵抗Ｒ１□とインバータのトランジスタＱ１　と第１
の低抵抗体層１３を介して接続され、かつ第２の低抵抗
半導体層１２からなる５〜５０にΩの抵抗Ｒ２□を介し
てフリップフロップの他方のインバータのトランジスタ
Ｑ２のゲートと接続されている。なお、本実施例におい
ては、高抵抗半導体層１１は無添加多結晶シリコン層４
に燐を４０ＫｅＶで１．５Ｘ１０　　ｃ！ｎ　イオン注
入して形成された高抵抗体であり、第２の低抵抗半導体
層１２はトランジスタＱ１〜Ｑ、のソース、ドレイン形
成時に砒素を６０ＫｅＶで４×１０　ｃｒｎ　イオン注
入して形成されたシート抵抗的６００　ｎ／ロノ抵抗体
である。トランジスタＱ、のゲート容量は、本実施例で
のゲート酸化膜厚１５ｎｍ、実行チャネル長０．５μｍ
、実行チャネル幅２μｍでは０．２３ｐＦであるので、
約５にΩの抵抗体を幅０８μｍ、長さ８μｍの上記第２
の低抵抗半導体層１２で形成すれば、約Ｉｎｓの時定数
を実現でき、α線等にエフ接合部Ｊで発生した電荷がト
ランジスタＱ２のゲートに影響をおよぼし、蓄積情報が
反転するのを防ぐことができる。

（実施例３） 第３図（、）〜（ｅ）は本発明による半導体集積回路装
置の製造方法をＣＭＯ８型ＳＲＡＭの製造方法に適用し
た一実施例を説明する工程の断面図でおる。まず、同図
（ａ）に示すように半導体基板３０上に選択酸化膜３１
およびゲート酸化膜３２を順次形成して素子分離工程お
よびトランジスタ部分へのチャネルドープ工程を行った
後、選択酸化膜３１およびゲート酸化膜３２上に無添加
の多結晶シリコン膜３３を０．３μｍの厚さに堆鞘させ
る。次にこの多結晶シリコン膜３３に燐を４０ＫｅＶで
１．５　Ｘ　１０”ロ　イオン注入し、所望の高抵抗値
を有する高抵抗体部３４を形成する。次に同図（Ｃ）に
示すように公知のリソグラフィー法にエフ低抵抗値を必
要とするゲート電極および配線の形成領域以外をフォト
レジスト膜３５で覆い、燐を４０ＫｅＶで２Ｘ１０”副
−２イオン注入し、低抵抗体部３６を形成する。

次に同図（ｄ）に示すように公知のリングラフイー法に
より、ゲート電極３７．低抵抗配線部３８．ゲ抵抗体部
３４およびセル部以外の部分で回路を構成しているＰＭ
Ｏ８領域を公知のリソグラフィー法によりフォトレジス
ト膜４０で覆った後、砒素を５ＱＫｅＶで４ｘｌＱ　　
ｃｍ　　イオン注入し、ＮＭＯ８のソース、ドレイン領
域４１を形成するとともに同図（ｂ）の工程で形成され
た高抵抗体領域３４と同図（ｄ）の工程で形成されたコ
ンタクト部としての低抵抗配線部３Ｂとを接続させる低
抵抗配線部４２が形成される。次にフォトレジスト膜４
０を除去した後、添加し次不純物活性化のための熱処理
を行なって同図（、）に示すように基板工程が終了する
。

以降は公知の配線工程により完成させる。

〔発明の効果〕

以上説明し次ように本発明によれば、同一半導体層をゲ
ート電極および負荷抵抗層に用い、表面段差を小さくし
た構造における高い配線歩留りを維持しながら、以下の
効果を得ることができる。

（１）高抵抗体となる低不純物濃度半導体層の両側に比
較的濃度が少なく、かつ拡散速度の小さい不純物を用い
ることにより、従来に比べて高抵抗部への低抵抗部から
の不純物拡散を小さくすることができ、高抵抗体の寸法
および揺らぎを小さくでき、したがって予め高抵抗体部
の寸法を大きくしておくことが不必要となり、全体とし
てセル面積を縮小でき、メモリの高密度化を実現できる
。

（２）ゲート電極等に用いる低抵抗の半導体層：りも抵
抗の大きい抵抗層を７リツプ７０ツブ回路のインバータ
の出力側と片側のインバータのゲートとの間に挿入する
ことによジ、α線等の放射線により発生する電荷を上記
抵抗とゲート入力容量の時定数により抑制し、ソフトエ
ラーが生じないメそすを実現できる。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）は本発明による半導体集積回
路装置の第１の実施例を説明するための構成の断面図。 その回路図、第２図（ａ）　ｌ　（ｂ）は本発明の第２
の実施例を説明するための構成の断面図、その回路図、
第３図（１）〜（、）は本発明による半導体集積回路装
置の製造方法の一実施例を説明する工程の断面図、第４
図（ａ）〜（、）は従来の半導体集積回路装置の構成を
説明する工程の断面図である。 １・・・・半導体基板、２・・・・選択酸化膜、３・・
・・ゲート酸化膜、４・・・・多結晶シリコｙｌ、７・
・・・ソース、ドレイン領域、１１・・・・高抵抗半導
体層、１２・・・・第２の低抵抗半導体層、１３・・・
・第１の低抵抗半導体層、１４・・・・層間絶縁膜、１
５．１６・・・・金属配線、３０・・・・半導体基板、
３１・・・・選択酸化膜、３２・・・・ゲート酸化膜、
３３・・・・多結晶シリコン膜、３４・・・・高抵抗体
部、３５・・・・フォトレジスト膜、３６・・・・低抵
抗体部、３７・・・・ゲート電極、３８・・・・低抵抗
配線部、３９・・・・接続部、４０・・・・フォトレジ
スト膜、４１・・・・ソース。 ドレイン領域、４２・・・・低抵抗配線部。 第１図 第２ 図 （Ｑ） （ｂ） 第３図 第４ 図 第３図 第４ 図

Claims (3)

【特許請求の範囲】
1. （１）所定の不純物を添加した半導体層からなる抵抗体
   をインバータの負荷とするフリップフロップ回路を含む
   半導体集積回路装置において、上記抵抗体は高抵抗体と
   、第１の抵抗値を有する第１の低抵抗体と、上記第１の
   抵抗値よりも高い抵抗値を有する第２の低抵抗体とから
   なり、上記高抵抗体の両側に上記第２の低抵抗体が配置
   され、かつ上記第２の低抵抗体の両側に上記第１の低抵
   抗体が配置されて接続されていることを特徴とする半導
   体集積回路装置。
2. （２）請求項１において、フリップフロップ回路の一方
   のインバータの負荷用抵抗体とトランジスタのドレイン
   との接続点が、上記インバータと対をなす他方のインバ
   ータのゲートと上記第１の低抵抗体および第２の低抵抗
   体とで接続されていることを特徴とした半導体集積回路
   装置。
3. （３）所定の不純物を添加した半導体層からなる抵抗体
   をインバータの負荷とするフリップフロップ回路を含む
   半導体集積回路装置の製造方法において、上記抵抗体お
   よびＭＩＳ型ＦＥＴのゲート部となる半導体層として無
   添加もしくは低濃度不純物添加半導体層を用い、上記ゲ
   ート部には不純物を高濃度に添加し、上記抵抗体部には
   不純物を添加せず、上記ゲート部と上記抵抗体との接続
   部にはＭＩＳ型ＦＥＴのソース、ドレイン部の不純物の
   添加と同時に不純物を添加する工程を含むことを特徴と
   した半導体集積回路装置の製造方法。