JPH02266278A - Ｃｍｏｓ型論理ゲート - Google Patents
Ｃｍｏｓ型論理ゲートInfo
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- JPH02266278A JPH02266278A JP1088622A JP8862289A JPH02266278A JP H02266278 A JPH02266278 A JP H02266278A JP 1088622 A JP1088622 A JP 1088622A JP 8862289 A JP8862289 A JP 8862289A JP H02266278 A JPH02266278 A JP H02266278A
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- transistors
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- 238000012360 testing method Methods 0.000 description 6
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ型論理ゲートに関し、特にテスト容易
な０ＭＯ３型論理ゲートに関する。
な０ＭＯ３型論理ゲートに関する。
現在、大規模集積回路（以下ＬＳＩという）においては
ＣＭＯＳ型が主流であるが、ＣＭＯＳ型で構成された論
理ゲートは、スタックオーブン故障と呼ばれるトランジ
スタが開放状態に固定される故障の存在によりテストが
複雑となっている。
ＣＭＯＳ型が主流であるが、ＣＭＯＳ型で構成された論
理ゲートは、スタックオーブン故障と呼ばれるトランジ
スタが開放状態に固定される故障の存在によりテストが
複雑となっている。
これは、スタックオーブン故障を検出するには、予めＣ
ＭＯＳ型論理ゲートの出力端子をスタックオーブン故障
が発生しているトランジスタが導通することによって定
められる電位と異なる電位に設定した後、スタックオー
ブン故障が発生しているトランジスタを通して出力端子
の電位を決められる入力を与える必要がある。つまり、
１つのスタックオーブン故障を検出するのに連続する２
パターンを印加する必要があるからである。
ＭＯＳ型論理ゲートの出力端子をスタックオーブン故障
が発生しているトランジスタが導通することによって定
められる電位と異なる電位に設定した後、スタックオー
ブン故障が発生しているトランジスタを通して出力端子
の電位を決められる入力を与える必要がある。つまり、
１つのスタックオーブン故障を検出するのに連続する２
パターンを印加する必要があるからである。
この問題を解決するための従来の技術とじては、第３図
に示すようなＣＭＯＳ型論理ゲートが提案されている。
に示すようなＣＭＯＳ型論理ゲートが提案されている。
（例えば、インタナショナルジャーナル オブ エレク
トロニクス（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎ
ａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ）、 １９８７
年、第６２巻、第２号、１６１〜１６５頁参照）。
トロニクス（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎ
ａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ）、 １９８７
年、第６２巻、第２号、１６１〜１６５頁参照）。
このＣＭＯＳ型論理ゲートは、Ｐチャネルのトランジス
タ回路網１１ＢとＮチャネルのトランジスタ回路網１２
Ｂとから構成された本来の論理ゲートの論理ゲート部Ｉ
Ｂに対し、出力端子と各トランジスタ回路網１１８，１
２Ｂとの間、及び出力端子と各電源供給端子（片方は接
地端子）との間にトランジスタＴ２１〜Ｔ２４を付加し
て構成されている。
タ回路網１１ＢとＮチャネルのトランジスタ回路網１２
Ｂとから構成された本来の論理ゲートの論理ゲート部Ｉ
Ｂに対し、出力端子と各トランジスタ回路網１１８，１
２Ｂとの間、及び出力端子と各電源供給端子（片方は接
地端子）との間にトランジスタＴ２１〜Ｔ２４を付加し
て構成されている。
この回路においては、通常動作時はＰチャネルのトラン
ジスタＴ２！とＮチャネルのトランジスタＴ２３とは導
通状態になり、ＰチャネルのトランジスタＴ２２とＮチ
ャネルのトランジスタＴ２４とは非導通状態になり、論
理ゲート部ＩＢのみの回路と等価となる。
ジスタＴ２！とＮチャネルのトランジスタＴ２３とは導
通状態になり、ＰチャネルのトランジスタＴ２２とＮチ
ャネルのトランジスタＴ２４とは非導通状態になり、論
理ゲート部ＩＢのみの回路と等価となる。
Ｐチャネルのトランジスタ回路網１１Ｂのトランジスタ
のスタックオープン故障をテストする時には、トランジ
スタＴ２、とトランジスタＴ２４とを導通状態とし、ト
ランジスタＴ２□とトランジスタＴ２３とを非導通状態
とする。
のスタックオープン故障をテストする時には、トランジ
スタＴ２、とトランジスタＴ２４とを導通状態とし、ト
ランジスタＴ２□とトランジスタＴ２３とを非導通状態
とする。
この状態でスタックオープン故障を仮定したトランジス
タを通して出力信号ＯＵＴを論理１１１ Ｉ＋、つまり
電源電圧Ｖ００にするパターンをＩＮに与える。
タを通して出力信号ＯＵＴを論理１１１ Ｉ＋、つまり
電源電圧Ｖ００にするパターンをＩＮに与える。
故障があれば、出力端子（ＯＵＴ）と電源供給端子（Ｖ
ｏｏ）との間は開放されているので、トランジスタＴ２
４により出力信号ＯＵＴは論理゛Ｏ”となる。
ｏｏ）との間は開放されているので、トランジスタＴ２
４により出力信号ＯＵＴは論理゛Ｏ”となる。
また、故障がなければ電源供給端子（Ｖｏｏ）から接地
端子への直流パスが存在し、トランジスタＴ２４のチャ
ネルコンダクタンスをトランジスタ回路網１１Ｂのトラ
ンジスタ及びトランジスタＴ２１のチャネルコンダクタ
ンスに較べて充分小さくしておけば、出力信号ＯＵＴは
論理゛１′′となる。
端子への直流パスが存在し、トランジスタＴ２４のチャ
ネルコンダクタンスをトランジスタ回路網１１Ｂのトラ
ンジスタ及びトランジスタＴ２１のチャネルコンダクタ
ンスに較べて充分小さくしておけば、出力信号ＯＵＴは
論理゛１′′となる。
このようにしてスタックオーブン故障が１つのテストパ
ターンで検出できる。
ターンで検出できる。
トランジスタ回路１ｆＱ １２ Ｂのトランジスタのス
タックオーブン故障もトランジスタＴｚｔ、ｈランジス
タＴ２４を非導通にし、トランジスタＴ２２．ｈランジ
スタＴ２３を導通状態にすることにより、同様に１パタ
ーンで検出できる。
タックオーブン故障もトランジスタＴｚｔ、ｈランジス
タＴ２４を非導通にし、トランジスタＴ２２．ｈランジ
スタＴ２３を導通状態にすることにより、同様に１パタ
ーンで検出できる。
ところが、上述した従来のＣＭＯＳ型論理ゲートは、１
つのＣＭＯＳ型論理ゲートあたり４個の１〜ランジスタ
Ｔ２１〜Ｔ２４と、これらのトランジスタＴ２．〜Ｔ２
４の制御に２つの制御信号が必要となるので、ＬＳＩで
最も頻繁に用いられるＮＡＮＤゲートやＮＯＲゲート等
のようにトランジスタ数の少ない論理ゲートに適用した
場合、チップ面積が増大するという非常に大きな問題点
がある。しかも制御信号用のために端子数も増加する。
つのＣＭＯＳ型論理ゲートあたり４個の１〜ランジスタ
Ｔ２１〜Ｔ２４と、これらのトランジスタＴ２．〜Ｔ２
４の制御に２つの制御信号が必要となるので、ＬＳＩで
最も頻繁に用いられるＮＡＮＤゲートやＮＯＲゲート等
のようにトランジスタ数の少ない論理ゲートに適用した
場合、チップ面積が増大するという非常に大きな問題点
がある。しかも制御信号用のために端子数も増加する。
さらには、通常の使用状態においてトランジスタＴ２０
．Ｔ２３がそれぞれ各電源供給端子と出力端子との間に
、各トランジスタ回路網１１Ｂ、１２ａと直列に入るの
で、遅延時間が増大するという問題点もある。
．Ｔ２３がそれぞれ各電源供給端子と出力端子との間に
、各トランジスタ回路網１１Ｂ、１２ａと直列に入るの
で、遅延時間が増大するという問題点もある。
本発明の目的は、端子数が増加することなく、かつ遅延
時間も増大することなくチップ面績を縮減することがで
きるテスト容易なＣＭＯＳ型論理ゲートを提供すること
にある。
時間も増大することなくチップ面績を縮減することがで
きるテスト容易なＣＭＯＳ型論理ゲートを提供すること
にある。
本発明のＣＭＯＳ型論理ゲートは、第１の電源供給端子
と出力端子との間に直列接続された複数の一導電型のト
ランジスタを含む一導電型のトランジスタ回路網と、第
２の電源供給端子と前記出力端子との間に前記各一導電
型のトランジスタに対して相補の関係をもち並列接続さ
れた複数の逆導電型のトランジスタを含む逆導電型のト
ランジスタ回路網とを備えたＣＭＯＳ型の論理ゲート部
と、前記第１の電源供給端子と前記出力端子との間に接
続された所定の抵抗値の抵抗素子とを有している。
と出力端子との間に直列接続された複数の一導電型のト
ランジスタを含む一導電型のトランジスタ回路網と、第
２の電源供給端子と前記出力端子との間に前記各一導電
型のトランジスタに対して相補の関係をもち並列接続さ
れた複数の逆導電型のトランジスタを含む逆導電型のト
ランジスタ回路網とを備えたＣＭＯＳ型の論理ゲート部
と、前記第１の電源供給端子と前記出力端子との間に接
続された所定の抵抗値の抵抗素子とを有している。
本発明は上記の構成を採用することにより従来の技術に
おける課題を解決している。
おける課題を解決している。
つまり、従来の技術がＰチャネルのトランジスタ回路網
１１Ｂと、Ｎチャネルのトランジスタ回路網１２Ｂの両
方に対し、スタックオーブン故障を検出できるモードを
用意しているために、切換え用のトランジスタＴ２□〜
Ｔ２４とその制御が必要になるわけで、これに対し本発
明においては、Ｐチャネルのトランジスタ回路網とＮチ
ャネルのトランジスタ回路網のいずれか一方に対しての
みスタックオープン故障を考慮することにより、切換え
用のトランジスタを不要としている。
１１Ｂと、Ｎチャネルのトランジスタ回路網１２Ｂの両
方に対し、スタックオーブン故障を検出できるモードを
用意しているために、切換え用のトランジスタＴ２□〜
Ｔ２４とその制御が必要になるわけで、これに対し本発
明においては、Ｐチャネルのトランジスタ回路網とＮチ
ャネルのトランジスタ回路網のいずれか一方に対しての
みスタックオープン故障を考慮することにより、切換え
用のトランジスタを不要としている。
これは、ＮＡＮＤゲート、ＮＯＲゲート等においては、
並列に接続されているトランジスタのスタックオープン
故障のみ考慮すればよく、直列に接続されているトラン
ジスタのスタックオープン故障は、通常のスタックアッ
ト故障の検出と同様に検出できるという事実に基づいて
いる。
並列に接続されているトランジスタのスタックオープン
故障のみ考慮すればよく、直列に接続されているトラン
ジスタのスタックオープン故障は、通常のスタックアッ
ト故障の検出と同様に検出できるという事実に基づいて
いる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は３人力ＮＯＲゲートに本発明を適用したも
のである。
のである。
この実施例は、第１の電源供給端子の接地端子と出力端
子との間に直列接続された複数のＮチャネルのトランジ
スタＴ１〜Ｔ３を含むＮチャネルのトランジスタ回路網
１１と、第２の電源供給端子（電源電位Ｖ ｏ ｏ ）
と出力端子との間にＮチャネルの各トランジスタＴｌ〜
Ｔ３に対して相補の関係をもち並列接続された複数のＰ
チャネルのトランジスタＴ４〜Ｔ６を含むＰチャネルの
トランジスタ回路網１２とを備えたＣＭＯＳ型の論理ゲ
ート部１と、接地端子と出力端子との間に接続された所
定の抵抗値の抵抗Ｒ１とを有する構成となっている。
子との間に直列接続された複数のＮチャネルのトランジ
スタＴ１〜Ｔ３を含むＮチャネルのトランジスタ回路網
１１と、第２の電源供給端子（電源電位Ｖ ｏ ｏ ）
と出力端子との間にＮチャネルの各トランジスタＴｌ〜
Ｔ３に対して相補の関係をもち並列接続された複数のＰ
チャネルのトランジスタＴ４〜Ｔ６を含むＰチャネルの
トランジスタ回路網１２とを備えたＣＭＯＳ型の論理ゲ
ート部１と、接地端子と出力端子との間に接続された所
定の抵抗値の抵抗Ｒ１とを有する構成となっている。
この実施例においては、抵抗Ｒ１の抵抗値をトランジス
タＴ４〜Ｔ６のオン抵抗に較べて充分に大きな抵抗値に
設定しである。従って抵抗Ｒｓはこの論理ゲート部１の
通常の動作には影響を及ぼさない。
タＴ４〜Ｔ６のオン抵抗に較べて充分に大きな抵抗値に
設定しである。従って抵抗Ｒｓはこの論理ゲート部１の
通常の動作には影響を及ぼさない。
また従来例のように直列に電源供給端子と出力端子との
間に挿入される素子が存在しないので、遅延時間の増大
も生じない。
間に挿入される素子が存在しないので、遅延時間の増大
も生じない。
次に、スタックオープン故障の検出について説明する。
まず直列接続されたＮチャネルのトランジスタＴ１〜Ｔ
３のうちのいずれか１つにスタックオープン故障を仮定
する。このときこのスタックオープン故障の検出に必要
な２パターンは第１表のようになる。
３のうちのいずれか１つにスタックオープン故障を仮定
する。このときこのスタックオープン故障の検出に必要
な２パターンは第１表のようになる。
これは第１パターンとして「すべて′″１“」以外のど
のパターンでもよく、第２パターンが「すべて１″」で
あればよいことを示している。
のパターンでもよく、第２パターンが「すべて１″」で
あればよいことを示している。
従ってこのパターンは特別にスタックオーブン故障用の
パターンを用意しなくても通常の論理°′Ｏ″′又は“
１′°縮退故障検出時に検出できる。
パターンを用意しなくても通常の論理°′Ｏ″′又は“
１′°縮退故障検出時に検出できる。
これは通常のＮＡＮＤゲートでも同様である。
次に、並列接続されたＰチャネルのトランジスタＴ４〜
Ｔ６のいずれかにスタックオープン故障を仮定する。
Ｔ６のいずれかにスタックオープン故障を仮定する。
一例としてトランジスタＴ５にスタックオーブン故障を
仮定した場合について考えてみる。このとき、このトラ
ンジスタＴ５のみを導通状態にする入力、つまりＡ２−
０、他の２つのトランジスタＴ４．Ｔ６を非導通にする
入力、つまりＡ１−Ａ３＝１を入力すると、トランジス
タＴ２が非導通であるため、トランジスタＴ１〜Ｔ３を
経由する接地端子と出力端子との間のパスは存在しない
が、抵抗Ｒ，による接地端子と出力端子との間のバスが
存在するので、もしトランジスタＴ５にスタックオーブ
ン故障が存在した場合には、電源供給端子（Ｖａｎ）と
出力端子との間のバスが存在しないので、出力信号ＯＵ
Ｔは接地電位となる。
仮定した場合について考えてみる。このとき、このトラ
ンジスタＴ５のみを導通状態にする入力、つまりＡ２−
０、他の２つのトランジスタＴ４．Ｔ６を非導通にする
入力、つまりＡ１−Ａ３＝１を入力すると、トランジス
タＴ２が非導通であるため、トランジスタＴ１〜Ｔ３を
経由する接地端子と出力端子との間のパスは存在しない
が、抵抗Ｒ，による接地端子と出力端子との間のバスが
存在するので、もしトランジスタＴ５にスタックオーブ
ン故障が存在した場合には、電源供給端子（Ｖａｎ）と
出力端子との間のバスが存在しないので、出力信号ＯＵ
Ｔは接地電位となる。
一方、トランジスタＴ５にスタックオーブン故障が存在
しなかった場合には、電源供給端子（ＶＤｎ）と出力端
子との間のパスが存在し、トランジスタＴ、のオン抵抗
は抵抗Ｒ１に較べて充分小さいので、出力信号ＯＵＴは
電源電位ＶＤＤとなる。
しなかった場合には、電源供給端子（ＶＤｎ）と出力端
子との間のパスが存在し、トランジスタＴ、のオン抵抗
は抵抗Ｒ１に較べて充分小さいので、出力信号ＯＵＴは
電源電位ＶＤＤとなる。
従って、トランジスタＴ５に仮定したスタックオーブン
故障は、Ａ１＝Ａ３＝１．Ａ２−０というテストパター
ン１つで検出できることになる。
故障は、Ａ１＝Ａ３＝１．Ａ２−０というテストパター
ン１つで検出できることになる。
他のトランジスタＴ４．Ｔ６に仮定した場合も同様で、
それぞれＡ１＝Ｏ，Ａ２＝Ａ３＝１及びＡ１＝Ａ２＝１
．Ａ３＝Ｏの１パターンづつで検出できる。
それぞれＡ１＝Ｏ，Ａ２＝Ａ３＝１及びＡ１＝Ａ２＝１
．Ａ３＝Ｏの１パターンづつで検出できる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、論理ゲート部ＩＡを３人力ＮＯＲゲート
とし、電源供給端子（Ｖｎｏ）と出力端子との間に直列
接続されたトランジスタＴ１１〜′ｆ″１３と並列に接
続される抵抗素子を、ＰチャネルのトランジスタＴ！７
で実現したものである。
とし、電源供給端子（Ｖｎｏ）と出力端子との間に直列
接続されたトランジスタＴ１１〜′ｆ″１３と並列に接
続される抵抗素子を、ＰチャネルのトランジスタＴ！７
で実現したものである。
この実施例の場合も第１の実施例と同様に扱うことがで
きる。つまり直列接続されたトランジスタＴ 、、％Ｔ
、３のいずれか１つに仮定したスタックオーブン故障
は、 第１パターン：入力８１〜Ｂ３のうち少なくとも１つは
１゛ 第２パターン二人力８１〜Ｂ３何れも°０°゛という２
パターンで検出できるので、通常のＮ。
きる。つまり直列接続されたトランジスタＴ 、、％Ｔ
、３のいずれか１つに仮定したスタックオーブン故障
は、 第１パターン：入力８１〜Ｂ３のうち少なくとも１つは
１゛ 第２パターン二人力８１〜Ｂ３何れも°０°゛という２
パターンで検出できるので、通常のＮ。
Ｒゲートの論理“Ｏ″または″１“の縮退故障検出と同
等の検出しやすさであり、並列接続されたトランジスタ
Ｔ１４〜Ｔ１６に仮定したスタックオーブン故障はそれ
ぞれＢ１＝１．Ｂ２＝Ｂ３＝ＯとＢ１＝Ｂ３＝Ｏ，Ｂ２
＝１と８１＝８２＝Ｏ。
等の検出しやすさであり、並列接続されたトランジスタ
Ｔ１４〜Ｔ１６に仮定したスタックオーブン故障はそれ
ぞれＢ１＝１．Ｂ２＝Ｂ３＝ＯとＢ１＝Ｂ３＝Ｏ，Ｂ２
＝１と８１＝８２＝Ｏ。
Ｂ５−１という１つのテストパターンのみで検出できる
。
。
以−Ｆ説明したように本発明は、複数のトランジスタが
直列接続されている電源供給端子と出力端子との間に抵
抗素子を設ける構成とすることにより、従来は本来の論
理ゲートのほかに４つのトランジスタとその制御信号用
の端子が必要であったのに対し、本来の論理ゲートのほ
かには１つの抵抗素子で済むので、端子数を増加させる
ことなく、また遅延時間を増大させることなくチップ面
積を縮減することができ、しかも通常の論理“’Ｏ”
、 ” １ ”と縮退故障と同等の検出しやすさでテ
ストを行うことができる効果がある。
直列接続されている電源供給端子と出力端子との間に抵
抗素子を設ける構成とすることにより、従来は本来の論
理ゲートのほかに４つのトランジスタとその制御信号用
の端子が必要であったのに対し、本来の論理ゲートのほ
かには１つの抵抗素子で済むので、端子数を増加させる
ことなく、また遅延時間を増大させることなくチップ面
積を縮減することができ、しかも通常の論理“’Ｏ”
、 ” １ ”と縮退故障と同等の検出しやすさでテ
ストを行うことができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来のＣＭＯ８型Ｏ８ゲー
トの一例を示す回路図である。 １、ＬＡ、ＩＢ・・・論理ゲート部、１１．１１Ａ１１
Ｂ 、１２．１２Ａ 、１２Ｂ・・・トランジスタ回路
網、Ｒ，・・・抵抗、Ｔ１〜Ｔ６．Ｔ１□〜Ｔ、７Ｔ２
□〜Ｔ２４・・・トランジスタ。 代理人 弁理士 内 原 晋 カ ｌ 躬 ／Ｂ 論ずＰす゛−ト（予 ん、〜ｂ４°・斗フンジ゛スク 躬 図
施例を示す回路図、第３図は従来のＣＭＯ８型Ｏ８ゲー
トの一例を示す回路図である。 １、ＬＡ、ＩＢ・・・論理ゲート部、１１．１１Ａ１１
Ｂ 、１２．１２Ａ 、１２Ｂ・・・トランジスタ回路
網、Ｒ，・・・抵抗、Ｔ１〜Ｔ６．Ｔ１□〜Ｔ、７Ｔ２
□〜Ｔ２４・・・トランジスタ。 代理人 弁理士 内 原 晋 カ ｌ 躬 ／Ｂ 論ずＰす゛−ト（予 ん、〜ｂ４°・斗フンジ゛スク 躬 図
Claims (1)
- 第１の電源供給端子と出力端子との間に直列接続された
複数の一導電型のトランジスタを含む一導電型のトラン
ジスタ回路網と、第２の電源供給端子と前記出力端子と
の間に前記各一導電型のトランジスタに対して相補の関
係をもち並列接続された複数の逆導電型のトランジスタ
を含む逆導電型のトランジスタ回路網とを備えたＣＭＯ
Ｓ型の論理ゲート部と、前記第１の電源供給端子と前記
出力端子との間に接続された所定の抵抗値の抵抗素子と
を有することを特徴とするＣＭＯＳ型論理ゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088622A JPH02266278A (ja) | 1989-04-07 | 1989-04-07 | Ｃｍｏｓ型論理ゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088622A JPH02266278A (ja) | 1989-04-07 | 1989-04-07 | Ｃｍｏｓ型論理ゲート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266278A true JPH02266278A (ja) | 1990-10-31 |
Family
ID=13947907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088622A Pending JPH02266278A (ja) | 1989-04-07 | 1989-04-07 | Ｃｍｏｓ型論理ゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02266278A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219808B1 (en) | 1997-04-18 | 2001-04-17 | Nec Corporation | Semiconductor device capable of carrying out high speed fault detecting test |
-
1989
- 1989-04-07 JP JP1088622A patent/JPH02266278A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219808B1 (en) | 1997-04-18 | 2001-04-17 | Nec Corporation | Semiconductor device capable of carrying out high speed fault detecting test |
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