JPS6156983A - 半導体装置およびそのテスト方法 - Google Patents
半導体装置およびそのテスト方法Info
- Publication number
- JPS6156983A JPS6156983A JP59178022A JP17802284A JPS6156983A JP S6156983 A JPS6156983 A JP S6156983A JP 59178022 A JP59178022 A JP 59178022A JP 17802284 A JP17802284 A JP 17802284A JP S6156983 A JPS6156983 A JP S6156983A
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- buffers
- input
- output
- buffer
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- Pending
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- Tests Of Electronic Circuits (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置およびそのテスト方法に係り：特に
ＭＯＳ等で構成されたＬＳＩにおいて、その人出力バッ
ファのテス１〜を行なうのに好適な構造を有する半導体
装置ｄ３ Ｊ：びそのテスト方法に関する。
ＭＯＳ等で構成されたＬＳＩにおいて、その人出力バッ
ファのテス１〜を行なうのに好適な構造を有する半導体
装置ｄ３ Ｊ：びそのテスト方法に関する。
一般に、ＭＯＳ等で構成されるＬＳＩは第４図のブロッ
ク図に示す如く、本体１内に入力バッファ２、出力バッ
ファ４、内部回路３を配して構成される。
ク図に示す如く、本体１内に入力バッファ２、出力バッ
ファ４、内部回路３を配して構成される。
かかる構成を有するＩＳＴの動作確認テストを行なう場
合、入力バッファ２、出力バッファ４１内部回路３を含
めたＬＳＩ全体の形で行なうのが一般的である。すなわ
ち各入力バッファ２に対して特定のテスト信号を与え、
その時の各出力バラ；覗 ファ４の出力信号の
状態が、予め設定された状態であるか否かを判定するこ
とによってテストが実施される。
合、入力バッファ２、出力バッファ４１内部回路３を含
めたＬＳＩ全体の形で行なうのが一般的である。すなわ
ち各入力バッファ２に対して特定のテスト信号を与え、
その時の各出力バラ；覗 ファ４の出力信号の
状態が、予め設定された状態であるか否かを判定するこ
とによってテストが実施される。
ところが、近年の０ＭＯ８ＬＳＩａ′）高集積化に伴な
い、非常に多数の人出力バッファを（ＮｉｉえたＬＳＩ
が製造されるようになってぎており、特にグー１〜アレ
イ等では人出力バッファの数が２００個を超えるものが
出現するに至っている。この様な大規模ｆ、ｒ ｌ−Ｓ
Ｉのテストを行なう場合、デス１一方法が非常に複雑
になってしまい、特別なテスト装置が必要になる等の問
題があるばかりでなく、コンビコータシステム＼等に組
込まれた状態では容易にテス１−を実施できないという
問題があった。
い、非常に多数の人出力バッファを（ＮｉｉえたＬＳＩ
が製造されるようになってぎており、特にグー１〜アレ
イ等では人出力バッファの数が２００個を超えるものが
出現するに至っている。この様な大規模ｆ、ｒ ｌ−Ｓ
Ｉのテストを行なう場合、デス１一方法が非常に複雑
になってしまい、特別なテスト装置が必要になる等の問
題があるばかりでなく、コンビコータシステム＼等に組
込まれた状態では容易にテス１−を実施できないという
問題があった。
また、従来のデス１一方法において（、土、人出力バツ
ファと内部回路を含めて同時にテス１〜を行なうのが一
般的であり、従って動作不良が発見された場合も、それ
が内部回路なのか、または人出カバツファなのか、また
人出力バツファであればどのバッファに異常があるのか
を容易に判定出来ないという問題があった。
ファと内部回路を含めて同時にテス１〜を行なうのが一
般的であり、従って動作不良が発見された場合も、それ
が内部回路なのか、または人出カバツファなのか、また
人出力バツファであればどのバッファに異常があるのか
を容易に判定出来ないという問題があった。
本発明は−「記事情を考田してなされたもので、コンビ
コータシステム等に組込まれた状態で容易にテストをす
ることができると共に、動作不良の場合に容易に故障箇
所を判定することができる半導体装置およびそのテスト
方法を提供することを目的とする。
コータシステム等に組込まれた状態で容易にテストをす
ることができると共に、動作不良の場合に容易に故障箇
所を判定することができる半導体装置およびそのテスト
方法を提供することを目的とする。
（発明の概要）
上記目的を達成するために本発明による半導体装置は、
出力バッファと内部回路を電気的に切離し、入力バッフ
ァ相互間および出力バッファ相互間を直列接続する分離
・接続手段を備えている。
出力バッファと内部回路を電気的に切離し、入力バッフ
ァ相互間および出力バッファ相互間を直列接続する分離
・接続手段を備えている。
また本発明による半導体装置は、出力バッファと内部回
路を電気的に切離し、入力バッファおよび出力バッファ
をリング発振回路を構成するように接続する分離・接続
手段を備えている。
路を電気的に切離し、入力バッファおよび出力バッファ
をリング発振回路を構成するように接続する分離・接続
手段を備えている。
また本発明による半導体装置のテスト方法は、入力バッ
ファおよび出力バッファをチェイン状に直列接続し、い
ずれかのバッファからテスト信号を入力し、各バッファ
の信号状態を測定することにより人出力バッファをテス
トする。
ファおよび出力バッファをチェイン状に直列接続し、い
ずれかのバッファからテスト信号を入力し、各バッファ
の信号状態を測定することにより人出力バッファをテス
トする。
また本発明による半導体装置のテスト方法は、入力バッ
ファおよび出力バッファをリング状に接続してリング発
振回路を形成し、いずれかのバッファの信号状態を測定
することにより入出力バッファをテストする。
ファおよび出力バッファをリング状に接続してリング発
振回路を形成し、いずれかのバッファの信号状態を測定
することにより入出力バッファをテストする。
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例に係る半導体装置を示すもの
である。同図に示すごとく、入力端子■１〜Ｉ は入力
バッファＢ１１〜Ｂｌｏを介して内部回路３に接続され
る。一方、内部回路３から送出される信号はセレクタ８
１〜Ｓｏを介して出力バッファＢＯ，〜ＢＯｏに与えら
れ、出力端子０１〜Ｏｏを介して外部に送出される。ト
ランスファーゲートＴＧ１〜ＴＧ、−１は入力バッファ
Ｂｌ 〜ＢＩ の各出力信号を入力バッファｎ−
１ ＢＩ２〜ＢＩｏの入力側に接続する作用を有する。
である。同図に示すごとく、入力端子■１〜Ｉ は入力
バッファＢ１１〜Ｂｌｏを介して内部回路３に接続され
る。一方、内部回路３から送出される信号はセレクタ８
１〜Ｓｏを介して出力バッファＢＯ，〜ＢＯｏに与えら
れ、出力端子０１〜Ｏｏを介して外部に送出される。ト
ランスファーゲートＴＧ１〜ＴＧ、−１は入力バッファ
Ｂｌ 〜ＢＩ の各出力信号を入力バッファｎ−
１ ＢＩ２〜ＢＩｏの入力側に接続する作用を有する。
ゲートＲＧは出力バッファＢＯｏの出力信号を入力バッ
ファＢ１１の入力側に接続する作用を右する。制御信号
Ｃはセレクタ８１〜ＳｎおよびトランスファーゲートＴ
Ｇ −Ｔ Ｇ ｎ−１を制御し、制御信号Ｃ２はゲ
ートＲＧを制御する。
ファＢ１１の入力側に接続する作用を右する。制御信号
Ｃはセレクタ８１〜ＳｎおよびトランスファーゲートＴ
Ｇ −Ｔ Ｇ ｎ−１を制御し、制御信号Ｃ２はゲ
ートＲＧを制御する。
かかる構成において、制御信号Ｃ１によりトランスファ
ーゲートＴＧ 〜Ｔ Ｇ ｎ−１をオン１−ると共に
セレクタ８１〜Ｓｏを切換えると、入カバッファＢｌ、
ｔ−ランスフ？ゲートＴＧ１、・・・・・・、トランス
ファゲートＴＧ 、入力バッファＢｌ、ｔレクタＳ１
、出力バッファＢＯ１、・・・・・・、セレクタＳ １
出力バツフアＢＯｏがヂエイン状に接続される。かかる
状態で、入力端子１１よりパルス信号を与えると、各入
力バッファＢｌ 〜Ｂｌ 、出力バッファ８０１〜
ＢＯｏをｉ ｎ 介して信号は伝達される。この時、全ての入出力バッフ
ァが正常であれば、第２図のタイムチャートの左側に示
す如く、各入力端子１２〜■ｏ１各出力端子Ｏ−Ｏの状
態は入力端子■１からの１ｍ 信号の状態に同期して変化する。
ーゲートＴＧ 〜Ｔ Ｇ ｎ−１をオン１−ると共に
セレクタ８１〜Ｓｏを切換えると、入カバッファＢｌ、
ｔ−ランスフ？ゲートＴＧ１、・・・・・・、トランス
ファゲートＴＧ 、入力バッファＢｌ、ｔレクタＳ１
、出力バッファＢＯ１、・・・・・・、セレクタＳ １
出力バツフアＢＯｏがヂエイン状に接続される。かかる
状態で、入力端子１１よりパルス信号を与えると、各入
力バッファＢｌ 〜Ｂｌ 、出力バッファ８０１〜
ＢＯｏをｉ ｎ 介して信号は伝達される。この時、全ての入出力バッフ
ァが正常であれば、第２図のタイムチャートの左側に示
す如く、各入力端子１２〜■ｏ１各出力端子Ｏ−Ｏの状
態は入力端子■１からの１ｍ 信号の状態に同期して変化する。
、！ 一方、入力バッファＢ１１〜ＢＩ 、
出力バラファＢ０１〜ＢＯＩＩｌのいずれかに異常があ
れば、そのバッファを含めて、下流側のバッファの出力
側につながる入力端子Ｉ 〜Ｉ １出力端子０１ｎ 〜０ＩＩｌはテスト用の入力パルスに同期した信号どは
ならず、第２図の右側に示ｖＪ：うにハイレベルまたは
ロウレベルの一定状態か不安定な状態どなる。従って、
異常を有するバッファを容易に特定することが出来る。
出力バラファＢ０１〜ＢＯＩＩｌのいずれかに異常があ
れば、そのバッファを含めて、下流側のバッファの出力
側につながる入力端子Ｉ 〜Ｉ １出力端子０１ｎ 〜０ＩＩｌはテスト用の入力パルスに同期した信号どは
ならず、第２図の右側に示ｖＪ：うにハイレベルまたは
ロウレベルの一定状態か不安定な状態どなる。従って、
異常を有するバッファを容易に特定することが出来る。
すｌｒわＪ５第２図の場合には出力バッファＢＯ１が異
常であることがわかる。なお、異常を有するバッファよ
り下流側のバッファに関しては、その出力につながる入
出力端子にロウインピーダンスで強制的にパルス信号を
送り込むことににっで、良否判定を行イ【うことが可能
である。
常であることがわかる。なお、異常を有するバッファよ
り下流側のバッファに関しては、その出力につながる入
出力端子にロウインピーダンスで強制的にパルス信号を
送り込むことににっで、良否判定を行イ【うことが可能
である。
更に、制御信号Ｃ２によりゲートＲＧをオンする事によ
り出力バッファＯＢｏの出力信号が入力バッファＩＢｏ
の入力に接続される。その結果、全ての入力バッファＩ
Ｂ１〜ＩＢｏ、出力バツファＯＢ１〜ＯＢｏがリング状
に接続される事どなり、一般的なリング発振器が構成さ
れる。ただし、 □この場合、テストに供され
る入力バッファの総数が奇数個であるということが条件
となる。この様な系で、全ての入力バッファＢＴ１〜Ｂ
ｌｏ、出カバッファＢＯ１〜８０ｏが正常であれば、第
３図の左側に示すように各入力端子１１〜Ｉｏ１出力端
子０１〜Ｏｏは発振状態となる。一方いずれかのバッフ
ァに異常があれば、全ての入出力端子が第３図の右側に
示すようにハイレベルまたはロウレベルで安定するかま
たは不安定な発振状態と？Ｊる。このため、人出力バツ
ファの良否判定を容易におこなうことができる。またこ
の場合には外部からテスト信号を入力する必要がない。
り出力バッファＯＢｏの出力信号が入力バッファＩＢｏ
の入力に接続される。その結果、全ての入力バッファＩ
Ｂ１〜ＩＢｏ、出力バツファＯＢ１〜ＯＢｏがリング状
に接続される事どなり、一般的なリング発振器が構成さ
れる。ただし、 □この場合、テストに供され
る入力バッファの総数が奇数個であるということが条件
となる。この様な系で、全ての入力バッファＢＴ１〜Ｂ
ｌｏ、出カバッファＢＯ１〜８０ｏが正常であれば、第
３図の左側に示すように各入力端子１１〜Ｉｏ１出力端
子０１〜Ｏｏは発振状態となる。一方いずれかのバッフ
ァに異常があれば、全ての入出力端子が第３図の右側に
示すようにハイレベルまたはロウレベルで安定するかま
たは不安定な発振状態と？Ｊる。このため、人出力バツ
ファの良否判定を容易におこなうことができる。またこ
の場合には外部からテスト信号を入力する必要がない。
以上述べた如く、ＭＯＳ ＬＳＩ内部に配される入力
バッファ及び出力バッファをチェイン状あるいはリング
状に接続する機能を持たせることにより、複雑なテスト
用の装置を用いることなく、容易に大規模なＬＳＩの人
出力バツファの良否の状態を判定出来る。またチェイン
状に接続した場合には不良を有する人出力バツファを特
定することが可能である。更に本発明によればコンピコ
９−タシステム等に実装された状態でも人出カバラフア
の良否判定が可能である。
バッファ及び出力バッファをチェイン状あるいはリング
状に接続する機能を持たせることにより、複雑なテスト
用の装置を用いることなく、容易に大規模なＬＳＩの人
出力バツファの良否の状態を判定出来る。またチェイン
状に接続した場合には不良を有する人出力バツファを特
定することが可能である。更に本発明によればコンピコ
９−タシステム等に実装された状態でも人出カバラフア
の良否判定が可能である。
第１図は本発明の一実施例による半導体装置のブロック
図、 第２図、第３図は同、半導体装置のテスト方法を説明す
る為のタイムチャート、 第４図は従来の半導体装置のブロック図である。 １・・・本体、２．ＩＢ 、ＩＢ２．〜Ｉ Ｂ ｏ・
・・入カバツファ、３・・・内部回路、４．０Ｂ１．Ｏ
Ｒ３゜〜ＯＢｏ・・・出力バッフＦ 、 Ｔ Ｇ １〜
．Ｔ Ｇ ｎ−１＋・トランスファーゲート、ＲＧ・・
・ゲート。 出願人代理人 猪 股 清％Ｊｌ＋１＋＋
＋ｖｖ ｖ ε ｎ 〜 ＝ ８ ” ｈ−ｓ ００− 〜−
〜−−−に −へ−一−εｕＯ”’＝ −ｏｏ
。
図、 第２図、第３図は同、半導体装置のテスト方法を説明す
る為のタイムチャート、 第４図は従来の半導体装置のブロック図である。 １・・・本体、２．ＩＢ 、ＩＢ２．〜Ｉ Ｂ ｏ・
・・入カバツファ、３・・・内部回路、４．０Ｂ１．Ｏ
Ｒ３゜〜ＯＢｏ・・・出力バッフＦ 、 Ｔ Ｇ １〜
．Ｔ Ｇ ｎ−１＋・トランスファーゲート、ＲＧ・・
・ゲート。 出願人代理人 猪 股 清％Ｊｌ＋１＋＋
＋ｖｖ ｖ ε ｎ 〜 ＝ ８ ” ｈ−ｓ ００− 〜−
〜−−−に −へ−一−εｕＯ”’＝ −ｏｏ
。
Claims (1)
- 【特許請求の範囲】 １、内部回路に外部からの信号を入力するための複数の
入力バッファと、前記内部回路から外部に信号を出力す
るための複数の出力バッファと、前記内部回路と前記複
数の出力バッファを電気的に切離し、前記複数の入力バ
ッファ相互間および前記複数の出力バッファ相互間を直
列接続する分離・接続手段を備えたことを特徴とする半
導体装置。 ２、内部回路に外部からの信号を入力するための複数の
入力バッファと、前記内部回路から外部に信号を出力す
るための複数の出力バッファと、前記内部回路と前記複
数の出力バッファを電気的に切離し、前記複数の入力バ
ッファおよび前記複数の出力バッファをリング発振回路
を構成するように接続する分離・接続手段を備えたこと
を特徴とする半導体装置。 ３、外部からの信号を内部回路に入力する複数の入力バ
ッファおよび前記内部回路から外部に信号を出力する複
数の出力バッファを直列接続し、前記複数の入力バッフ
ァおよび前記複数の出力バッファのうちいずれかのバッ
ファからテスト信号を入力し、各入力バッファおよび各
出力バッファの信号の状態を測定することにより前記入
力バッファおよび前記出力バッファのテストを行なうこ
とを特徴とする半導体装置のテスト方法。 ４、外部からの信号を内部回路に入力する複数の入力バ
ッファおよび前記内部回路から外部に信号を出力する複
数の出力バッファをリング状に接続してリング発振回路
を形成し、前記複数の入力バッファおよび前記複数の出
力バッファのいずれかのバッファの信号の状態を測定す
ることにより、前記入力バッファおよび前記出力バッフ
ァのテストを行なうことを特徴とする半導体装置のテス
ト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178022A JPS6156983A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置およびそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178022A JPS6156983A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置およびそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156983A true JPS6156983A (ja) | 1986-03-22 |
Family
ID=16041207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178022A Pending JPS6156983A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置およびそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156983A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63295980A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 入出力回路 |
| JPH0285779A (ja) * | 1988-09-21 | 1990-03-27 | Nec Corp | 入出力回路 |
| JPH04254777A (ja) * | 1991-02-06 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05267996A (ja) * | 1992-03-04 | 1993-10-15 | Nec Corp | 半導体集積回路 |
| WO2015063892A1 (ja) * | 2013-10-30 | 2015-05-07 | 株式会社安川電機 | モータ制御装置 |
-
1984
- 1984-08-27 JP JP59178022A patent/JPS6156983A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63295980A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 入出力回路 |
| JPH0285779A (ja) * | 1988-09-21 | 1990-03-27 | Nec Corp | 入出力回路 |
| JPH04254777A (ja) * | 1991-02-06 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05267996A (ja) * | 1992-03-04 | 1993-10-15 | Nec Corp | 半導体集積回路 |
| WO2015063892A1 (ja) * | 2013-10-30 | 2015-05-07 | 株式会社安川電機 | モータ制御装置 |
| US20160241174A1 (en) * | 2013-10-30 | 2016-08-18 | Kabushiki Kaisha Yaskawa Denki | Motor control device |
| JPWO2015063892A1 (ja) * | 2013-10-30 | 2017-03-09 | 株式会社安川電機 | モータ制御装置 |
| US9941823B2 (en) | 2013-10-30 | 2018-04-10 | Kabushiki Kaisha Yaskawa Denki | Motor control device |
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