JPH02266447A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH02266447A JPH02266447A JP8895189A JP8895189A JPH02266447A JP H02266447 A JPH02266447 A JP H02266447A JP 8895189 A JP8895189 A JP 8895189A JP 8895189 A JP8895189 A JP 8895189A JP H02266447 A JPH02266447 A JP H02266447A
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- JP
- Japan
- Prior art keywords
- memory
- storage device
- main storage
- data
- vector data
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、独立にアクセス可能な複数のメモリモジュー
ルから構成され、それぞれのメモリモジュールは独立し
たアクセスパスを有している主記憶装置へベクトルデー
タをストアするメモリアクセス制御装置に関する。
ルから構成され、それぞれのメモリモジュールは独立し
たアクセスパスを有している主記憶装置へベクトルデー
タをストアするメモリアクセス制御装置に関する。
［従来の技術〕
従来のメモリアクセス制御装置は、データ処理部から出
力されたベクトルデータを主記憶装置がアクセス可能な
状態になってから、整列回路により対応する主記憶装置
のメモリモジュールに出力できるように並べ換え、それ
からストア動作を行なっていた。
力されたベクトルデータを主記憶装置がアクセス可能な
状態になってから、整列回路により対応する主記憶装置
のメモリモジュールに出力できるように並べ換え、それ
からストア動作を行なっていた。
１発明が解決しようとする課題］
上述した従来のメモリアクセス制御装置は、主記憶装置
がアクセス可能な状態になってからベクトルデータを整
列回路により並べ換え、主記憶装置へ転送しているため
に、主記憶装置の占有時間が長くなるという欠点がある
。
がアクセス可能な状態になってからベクトルデータを整
列回路により並べ換え、主記憶装置へ転送しているため
に、主記憶装置の占有時間が長くなるという欠点がある
。
本発明の目的は、主記憶装置の占有時間が短いメモリア
クセス制御装置を提供することである。
クセス制御装置を提供することである。
［課題を解決するための手段１
本発明のメモリアクセス制御装置は、データ処理部から
出力されたベクトルデータを、独立にアクセス可能な複
数のメモリモジュールから構成され、それぞれのメモリ
モジュールは独立したアクセスバスを有している主記憶
装置の対応するメモリモジュールへストアするメモリア
クセス制御装置であって、各メモリモジュールのアクセ
スパスに設けられたメモリバッファと、前記データ処理
部から出力されたベクトルデータな対応するメモリモジ
ュールに出力するように整列回路により並べ換えを行な
って対応するメモリバッファに書込んでおき、主記憶装
置が７．クセス可能な状態になったとき主記憶装置にス
トアするメモリアクセス制御部とを有している。
出力されたベクトルデータを、独立にアクセス可能な複
数のメモリモジュールから構成され、それぞれのメモリ
モジュールは独立したアクセスバスを有している主記憶
装置の対応するメモリモジュールへストアするメモリア
クセス制御装置であって、各メモリモジュールのアクセ
スパスに設けられたメモリバッファと、前記データ処理
部から出力されたベクトルデータな対応するメモリモジ
ュールに出力するように整列回路により並べ換えを行な
って対応するメモリバッファに書込んでおき、主記憶装
置が７．クセス可能な状態になったとき主記憶装置にス
トアするメモリアクセス制御部とを有している。
したがって、主記憶装置の占有時間を短かくすることが
可能になる。
可能になる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のメモリアクセス制御装置の
ブロック図、第２図は主記憶装置１２内のメモリモジュ
ールとメモリバンクを表わす図、第３図は整列回路１３
の構成を示す図、第４図〜第６図は本実施例における表
１の各々のリクエストによりメモリアクセスするときの
整列回路１３の信号線の切換状態を示す図である。
ブロック図、第２図は主記憶装置１２内のメモリモジュ
ールとメモリバンクを表わす図、第３図は整列回路１３
の構成を示す図、第４図〜第６図は本実施例における表
１の各々のリクエストによりメモリアクセスするときの
整列回路１３の信号線の切換状態を示す図である。
主記憶装置１２は＃０〜＃１５の１６個のメモリバンク
を含み、かつ独立にアクセス可能な４個のメモリモジュ
ールに分割され、バンク＃のｍｏｄ４の値とメモリモジ
ュールの番号が同一になるようにメモリバンクがメモリ
モジュールに割付けられている。メモリバンクへのアク
セスは同一サイクルでは同一モジュール内１バンクしか
できないものとする。メモリモジュール０，１，２．３
はそれぞれ信号線１０３−０．１０３−１．１０３−２
，１０３−３によりメモリバッファ１４−０．１４−１
’、１４−２．１４−３と接続されている。データ処理
部１０はベクトルストアの要求により信号線１００を介
してメモリアクセス制御部１１にリクエスト信号とアド
レスを通知しベクトルデータな転送する。メモリアクセ
ス制御部１１は整列回路１３を内蔵し、データ処理部１
゜から送られてきたベクトルデータを対応するメモリモ
ジュールに出力するように整列回路１３により並べ換え
を行なって対応するメモリバッファ１４−０〜１４−３
のいずれかに信号線１０２−〇〜１０２−３のいずれか
を介して書込んでおき、メモリバッファの格納状態によ
り主記憶装置１２がアクセスできる状態になったらアド
レスに基づいて信号線１０３−０〜３を介してストアデ
ータを主記憶装置１２に送り込む。整列回路１３は、第
３図に示すように４つのデータ切換部３０，３１，３２
．３３と、信号線２００〜２２０から構成されている。
を含み、かつ独立にアクセス可能な４個のメモリモジュ
ールに分割され、バンク＃のｍｏｄ４の値とメモリモジ
ュールの番号が同一になるようにメモリバンクがメモリ
モジュールに割付けられている。メモリバンクへのアク
セスは同一サイクルでは同一モジュール内１バンクしか
できないものとする。メモリモジュール０，１，２．３
はそれぞれ信号線１０３−０．１０３−１．１０３−２
，１０３−３によりメモリバッファ１４−０．１４−１
’、１４−２．１４−３と接続されている。データ処理
部１０はベクトルストアの要求により信号線１００を介
してメモリアクセス制御部１１にリクエスト信号とアド
レスを通知しベクトルデータな転送する。メモリアクセ
ス制御部１１は整列回路１３を内蔵し、データ処理部１
゜から送られてきたベクトルデータを対応するメモリモ
ジュールに出力するように整列回路１３により並べ換え
を行なって対応するメモリバッファ１４−０〜１４−３
のいずれかに信号線１０２−〇〜１０２−３のいずれか
を介して書込んでおき、メモリバッファの格納状態によ
り主記憶装置１２がアクセスできる状態になったらアド
レスに基づいて信号線１０３−０〜３を介してストアデ
ータを主記憶装置１２に送り込む。整列回路１３は、第
３図に示すように４つのデータ切換部３０，３１，３２
．３３と、信号線２００〜２２０から構成されている。
表１はベクトルデータＤｉ、Ｄ２．Ｄ３の各要素とメモ
リバンクの対応表である。
リバンクの対応表である。
表１
次に、本実施例の動作を説明する。
まず５表１に示す４つの要素Ａｏ 、 Ｂｏ 。
Ｃｏ、ＤｏというベクトルデータＤ１のリクエストがあ
った場合について説明する。
った場合について説明する。
この場合、メモリアクセス制御部ｌｌ内の整列回路１３
は、要素Ａｏはメモリバンク＃Ｏヘアクセスしにいくた
めメモリバンク＃Ｏの属するメモリモジュール０へ、要
素Ｂ、はメモリバンク＃２ヘアクセスしにいくためメモ
リバンク＃２の属するメモリモジュール２へ、要素Ｃ０
はメモリバンク＃４ヘアクセスしにいくためメモリバン
ク＃４の属するメモリモジュールＯへ、要素Ｄ０はメモ
リバンク＃６ヘアクセスしにい（ためメモリバンク＃４
の属するメモリモジュール２へ各々出力されるように並
べ換えを行なうために、第４図に示すような構成になる
。ここで、信号線２００において要素ＡＯと要素Ｃ０が
コンフリクト（競合）を起こしてしまうことになる。ま
た、信号線２０３において要素ＢＯと要素Ｄｏがコンフ
リクトを起こしてしまうことになる。したがって、１度
に４要素全てのデータの転送をすることは不可能で、１
回目は要素Ａ６と要素８６．２回目は要素Ｃ０と要素Ｄ
０を各々アクセスするメモリモジュールに対応するメモ
リバッファへデータを書込みにいく。
は、要素Ａｏはメモリバンク＃Ｏヘアクセスしにいくた
めメモリバンク＃Ｏの属するメモリモジュール０へ、要
素Ｂ、はメモリバンク＃２ヘアクセスしにいくためメモ
リバンク＃２の属するメモリモジュール２へ、要素Ｃ０
はメモリバンク＃４ヘアクセスしにいくためメモリバン
ク＃４の属するメモリモジュールＯへ、要素Ｄ０はメモ
リバンク＃６ヘアクセスしにい（ためメモリバンク＃４
の属するメモリモジュール２へ各々出力されるように並
べ換えを行なうために、第４図に示すような構成になる
。ここで、信号線２００において要素ＡＯと要素Ｃ０が
コンフリクト（競合）を起こしてしまうことになる。ま
た、信号線２０３において要素ＢＯと要素Ｄｏがコンフ
リクトを起こしてしまうことになる。したがって、１度
に４要素全てのデータの転送をすることは不可能で、１
回目は要素Ａ６と要素８６．２回目は要素Ｃ０と要素Ｄ
０を各々アクセスするメモリモジュールに対応するメモ
リバッファへデータを書込みにいく。
次に、表１に示す４つの要素Ａ、、Ｂ。
Ｃ１，Ｄ、というベクトルデータＤ２のリクエストがあ
った場合、前述と同様にして要素Ａ、はメモリバンク＃
１１の属するメモリモジュール３へ、要素Ｂ１はメモリ
バンク＃１２の属するメモリモジュール０へ、要素Ｃ１
はメモリバンク＃１３の属するメモリモジュール１へ、
要素り、はメモリバンク＃１４の属するメモリモジュー
ル２へ各々出力されるように並べ換えを行なうために第
５図に示すような構成になる。ここでは信号線上におけ
るデータのコンフリクトは起こらず従って１回の転送で
４要素Ａ＋ 、Ｂｌ 、Ｃ１，Ｄ＋全てが各々対応する
メモリバッファへ書込むことができる。
った場合、前述と同様にして要素Ａ、はメモリバンク＃
１１の属するメモリモジュール３へ、要素Ｂ１はメモリ
バンク＃１２の属するメモリモジュール０へ、要素Ｃ１
はメモリバンク＃１３の属するメモリモジュール１へ、
要素り、はメモリバンク＃１４の属するメモリモジュー
ル２へ各々出力されるように並べ換えを行なうために第
５図に示すような構成になる。ここでは信号線上におけ
るデータのコンフリクトは起こらず従って１回の転送で
４要素Ａ＋ 、Ｂｌ 、Ｃ１，Ｄ＋全てが各々対応する
メモリバッファへ書込むことができる。
次に、表１に示す４つの要素Ａ２．Ｂ２ 。
Ｃ２，Ｄ２というベクトルデータＤ３のリクエストがあ
った場合、前述と同様にして要素Ａ２はメモリバンク＃
３が属するメモリモジュール３へ、要素Ｂ２はメモリバ
ンク＃５が属するメモリモジュール１へ、要素Ｃ２はメ
モリバンク＃７が属するメモリモジュール３へ、要素Ｄ
２はメモリバンク＃９が属するメモリモジュール１へ各
々出力されるように並べ換えを行なうために、第６図に
示すような構成になる。ここで、要素Ａ２と要素Ｃ２が
信号線２０１において、要素Ｂ２と要素Ｄ２が信号線２
０２において各々コンフリクトを起こしてしまい、従っ
て１回では４要素全ての転送をすることは不可能で、１
回目は要素Ａ２と要素Ｂ２．２回目は要素Ｃ２と要素Ｄ
２が各々対応するメモリバッファへ書込まれる。
った場合、前述と同様にして要素Ａ２はメモリバンク＃
３が属するメモリモジュール３へ、要素Ｂ２はメモリバ
ンク＃５が属するメモリモジュール１へ、要素Ｃ２はメ
モリバンク＃７が属するメモリモジュール３へ、要素Ｄ
２はメモリバンク＃９が属するメモリモジュール１へ各
々出力されるように並べ換えを行なうために、第６図に
示すような構成になる。ここで、要素Ａ２と要素Ｃ２が
信号線２０１において、要素Ｂ２と要素Ｄ２が信号線２
０２において各々コンフリクトを起こしてしまい、従っ
て１回では４要素全ての転送をすることは不可能で、１
回目は要素Ａ２と要素Ｂ２．２回目は要素Ｃ２と要素Ｄ
２が各々対応するメモリバッファへ書込まれる。
このようなベクトルデータＤＩ、Ｄ２．Ｄ３のリクエス
トが連続してきた場合、全ての要素をメモリバッファ１
４−０〜１４−３へ書込むためには、表２に示すように
５回の書込み動作を要する。メモリバッファ１４−０〜
１４−３に書込まれたデータはメモリバッファ１４−０
〜１４〜３の格納状態により主記憶装置１２がアクセス
可能な状態になるまでデータとリクエスト信号とアドレ
スを保持しておき、メモリバッファ１４−Ｏ〜１４−３
が表３に示すように１度に４要素づつ転送できる状態に
なっていれば、主記憶装置１２へリクエスト信号を出し
、保持しておいたアドレスに基づいてデータを順次主記
憶装置１２へ転送するように制御する。
トが連続してきた場合、全ての要素をメモリバッファ１
４−０〜１４−３へ書込むためには、表２に示すように
５回の書込み動作を要する。メモリバッファ１４−０〜
１４−３に書込まれたデータはメモリバッファ１４−０
〜１４〜３の格納状態により主記憶装置１２がアクセス
可能な状態になるまでデータとリクエスト信号とアドレ
スを保持しておき、メモリバッファ１４−Ｏ〜１４−３
が表３に示すように１度に４要素づつ転送できる状態に
なっていれば、主記憶装置１２へリクエスト信号を出し
、保持しておいたアドレスに基づいてデータを順次主記
憶装置１２へ転送するように制御する。
表２
表３
〔発明の効果］
以上説明したように本発明は、メモリモジュールと１対
１に対応しメモリアクセス制御部から出力されるベクト
ルデータな一時記憶するメモリバッファを設け、ベクト
ルデータのストアにおいて主記憶装置がビジー状態のと
きにおいてもベクトルデータを整列回路により対応する
メモリモジュールに出力できるように並べ換えをしてメ
モリバッファに書込んでおき、主記憶装置がアクセス可
能な状態になった時にストアを行なうことにより、主記
憶装置の占有時間を短かくすることが可能になり、その
分生記憶装置を他のことに利用することができる効果が
ある。
１に対応しメモリアクセス制御部から出力されるベクト
ルデータな一時記憶するメモリバッファを設け、ベクト
ルデータのストアにおいて主記憶装置がビジー状態のと
きにおいてもベクトルデータを整列回路により対応する
メモリモジュールに出力できるように並べ換えをしてメ
モリバッファに書込んでおき、主記憶装置がアクセス可
能な状態になった時にストアを行なうことにより、主記
憶装置の占有時間を短かくすることが可能になり、その
分生記憶装置を他のことに利用することができる効果が
ある。
第１図は本発明の一実施例を示すメモリアクセス制御装
置のブロック図、第２図は主記憶装置１２内のメモリモ
ジュールおよびメモリバンクを表わす構成図、第３図は
整列回路１３の構成を示す図、第４図、第５図、第６図
は本実施例における表１の各々のリクエストによりメモ
リアクセスする時における整列回路１ ３の状態を示す図であ る。 ０・・・・・・・・・・・・・・・・・・・・・データ
処理部、ｌ・・・・・・・・・・・・・・・・・・・・
・メモリアクセス制御部、２・・・・・・・・・・・・
・・・・・・・・・主記憶装置、３・・・・・・・・・
・・・・・・・・・・・・整列回路、４−０〜１４−３
・・・メモリバッファ、２０・・・・・・・・・・・・
・・・・・・・・・メモリバンク、３０〜３３・・・デ
ータ切換部、 １００、１０１．１０２−０〜＋０２−３．１０３−０
〜＋０３−３・・・・・・・・・信号線、 ２００〜２２０・・・・・・・・・・・・信号線。 特許出願人 甲府日本電気株式会社
置のブロック図、第２図は主記憶装置１２内のメモリモ
ジュールおよびメモリバンクを表わす構成図、第３図は
整列回路１３の構成を示す図、第４図、第５図、第６図
は本実施例における表１の各々のリクエストによりメモ
リアクセスする時における整列回路１ ３の状態を示す図であ る。 ０・・・・・・・・・・・・・・・・・・・・・データ
処理部、ｌ・・・・・・・・・・・・・・・・・・・・
・メモリアクセス制御部、２・・・・・・・・・・・・
・・・・・・・・・主記憶装置、３・・・・・・・・・
・・・・・・・・・・・・整列回路、４−０〜１４−３
・・・メモリバッファ、２０・・・・・・・・・・・・
・・・・・・・・・メモリバンク、３０〜３３・・・デ
ータ切換部、 １００、１０１．１０２−０〜＋０２−３．１０３−０
〜＋０３−３・・・・・・・・・信号線、 ２００〜２２０・・・・・・・・・・・・信号線。 特許出願人 甲府日本電気株式会社
Claims (1)
- 【特許請求の範囲】 １、データ処理部から出力されたベクトルデータを、独
立にアクセス可能な複数のメモリモジュールから構成さ
れ、それぞれのメモリモジュールは独立したアクセスパ
スを有している主記憶装置の対応するメモリモジュール
へストアするメモリアクセス制御装置であって、 各メモリモジュールのアクセスパスに設けられたメモリ
バッファと、 前記データ処理部から出力されたベクトルデータを対応
するメモリモジュールに出力するように整列回路により
並べ換えを行なって対応するメモリバッファに書込んで
おき、主記憶装置がアクセス可能な状態になったとき主
記憶装置にストアするメモリアクセス制御部とを有する
メモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8895189A JPH02266447A (ja) | 1989-04-06 | 1989-04-06 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8895189A JPH02266447A (ja) | 1989-04-06 | 1989-04-06 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266447A true JPH02266447A (ja) | 1990-10-31 |
Family
ID=13957175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8895189A Pending JPH02266447A (ja) | 1989-04-06 | 1989-04-06 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02266447A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367658A (ja) * | 1986-09-10 | 1988-03-26 | Hitachi Ltd | オンチツプメモリの並列アクセス機構 |
-
1989
- 1989-04-06 JP JP8895189A patent/JPH02266447A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367658A (ja) * | 1986-09-10 | 1988-03-26 | Hitachi Ltd | オンチツプメモリの並列アクセス機構 |
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