JPH0113147B2 - - Google Patents
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- JPH0113147B2 JPH0113147B2 JP56201564A JP20156481A JPH0113147B2 JP H0113147 B2 JPH0113147 B2 JP H0113147B2 JP 56201564 A JP56201564 A JP 56201564A JP 20156481 A JP20156481 A JP 20156481A JP H0113147 B2 JPH0113147 B2 JP H0113147B2
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- data
- memory
- row
- memory module
- column
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Input (AREA)
Description
【発明の詳細な説明】
本発明はマトリス記憶装置に係り、特に画像デ
ータ処理のように二次元配列のデータ処理を扱う
処理装置のデータ記憶に好適なマトリス記憶装置
に関する。
ータ処理のように二次元配列のデータ処理を扱う
処理装置のデータ記憶に好適なマトリス記憶装置
に関する。
画像データ処理装置のように、二次元配列デー
タを演算処理するシステムにおいては、データを
縦方向あるいは横方向にメモリから連続して取出
して演算する処理が多く、処理時間の多くは、メ
モリからこのような順序でデータを取出す操作に
費やされている。
タを演算処理するシステムにおいては、データを
縦方向あるいは横方向にメモリから連続して取出
して演算する処理が多く、処理時間の多くは、メ
モリからこのような順序でデータを取出す操作に
費やされている。
連続したデータを高速にアクセス（読み・書
き）するには、連続した近接アドレスのデータを
同時並列にアクセスするのが有効であり、従来計
算機の主記憶においても、メモリを並列に並べ、
同時並列にアクセスする方法が採られていた。
き）するには、連続した近接アドレスのデータを
同時並列にアクセスするのが有効であり、従来計
算機の主記憶においても、メモリを並列に並べ、
同時並列にアクセスする方法が採られていた。
ところが、二次元配列データを連続にアクセス
する場合、例えば、横方向を連続したアドレスと
すると、縦方向に連続してアクセスするときのア
ドレスは横方向数単位をとびこす離散的アドレス
となる。このため、従来の並列アクセス方法で
は、縦方向データ（又は横方向データ）を連続し
て取出す操作においては、並列化の効果がなく、
大きな処理時間を要するという欠点があつたもの
である。マトリクス状に配置された複数のメモリ
モジユールに対し縦、あるいは横方向に任意にア
クセスするにしても、これまでにあつてはアクセ
スに係るデータの入出力経路が確立されていな
く、効率的にアクセスし得ないものとなつてい
る。
する場合、例えば、横方向を連続したアドレスと
すると、縦方向に連続してアクセスするときのア
ドレスは横方向数単位をとびこす離散的アドレス
となる。このため、従来の並列アクセス方法で
は、縦方向データ（又は横方向データ）を連続し
て取出す操作においては、並列化の効果がなく、
大きな処理時間を要するという欠点があつたもの
である。マトリクス状に配置された複数のメモリ
モジユールに対し縦、あるいは横方向に任意にア
クセスするにしても、これまでにあつてはアクセ
スに係るデータの入出力経路が確立されていな
く、効率的にアクセスし得ないものとなつてい
る。
本発明の目的は、上記した従来技術の欠点をな
くし、二次元配列データの縦横いずれの方向にも
並列に、しかも同時にアクセス可能なマトリクス
記憶装置を提供するにある。
くし、二次元配列データの縦横いずれの方向にも
並列に、しかも同時にアクセス可能なマトリクス
記憶装置を提供するにある。
本発明は、マトリクス状に配置されかつその各
各が二次元配列を有するメモリ部及びデータスイ
ツチを有したメモリモジユールと、横方向及び縦
方向データバスと、アクセス方向及びそのアドレ
スに応じて上記メモリモジユール及びその中のメ
モリ部のアドレスを選択し、かつアクセス方向に
応じて上記いずれのデータバスに各メモリ部を接
続するかを上記データスイツチを動作させ選択す
る機能を有した制御機構とを備えたことを特徴と
するものである。即ち、メモリモジユール各々と
書込／読出用のデータレジスタ間のデータ経路の
構成としては、同一の行、列に属するメモリモジ
ユール各々はそのモジユール内データスイツチを
介し共通の行方向、列方向の内部データバス、更
にはデータバススイツチを介し書込／読出用のデ
ータレジスタに接続された構成を特徴とするもの
である。
各が二次元配列を有するメモリ部及びデータスイ
ツチを有したメモリモジユールと、横方向及び縦
方向データバスと、アクセス方向及びそのアドレ
スに応じて上記メモリモジユール及びその中のメ
モリ部のアドレスを選択し、かつアクセス方向に
応じて上記いずれのデータバスに各メモリ部を接
続するかを上記データスイツチを動作させ選択す
る機能を有した制御機構とを備えたことを特徴と
するものである。即ち、メモリモジユール各々と
書込／読出用のデータレジスタ間のデータ経路の
構成としては、同一の行、列に属するメモリモジ
ユール各々はそのモジユール内データスイツチを
介し共通の行方向、列方向の内部データバス、更
にはデータバススイツチを介し書込／読出用のデ
ータレジスタに接続された構成を特徴とするもの
である。
以下、本発明を実施例により詳細に説明する。
第１図は二次元配列データとその連続アクセスの
説明図で、同図の配列Ｄ２は、二次元データをそ
のままマトリス状の構造をもつメモリに格納され
ているとしている。即ち、このメモリは16Kワー
ド８ビツトの容量をもち、アドレスをｘ（横）と
ｙ（縦）に分けて、ｘ方向128、ｙ方向128のマト
リクスで表わし、１ワードのデータ幅（１バイ
ト）を厚さ方向に表わしている。
第１図は二次元配列データとその連続アクセスの
説明図で、同図の配列Ｄ２は、二次元データをそ
のままマトリス状の構造をもつメモリに格納され
ているとしている。即ち、このメモリは16Kワー
ド８ビツトの容量をもち、アドレスをｘ（横）と
ｙ（縦）に分けて、ｘ方向128、ｙ方向128のマト
リクスで表わし、１ワードのデータ幅（１バイ
ト）を厚さ方向に表わしている。
このメモリから例えばデータを取出す場合、１
つは、横方向順に、x0y0，x1y0…x127y0、行を変
えてx0y1，x1y1…の順番で取出すのと、もう１つ
は、縦方向順にx0y0，x0y1，…x0y127、列を変え
てx1y0，…の順番で取出す場合がある。この取出
しを高速化するために、本発明では、例えば４個
ずつの連続したデータを並列アクセスして、第１
図のRY（縦方向読出し）、RX（横方向読出し）に
示すように、いずれの方向にも高速に読み出せる
ようにするものである。
つは、横方向順に、x0y0，x1y0…x127y0、行を変
えてx0y1，x1y1…の順番で取出すのと、もう１つ
は、縦方向順にx0y0，x0y1，…x0y127、列を変え
てx1y0，…の順番で取出す場合がある。この取出
しを高速化するために、本発明では、例えば４個
ずつの連続したデータを並列アクセスして、第１
図のRY（縦方向読出し）、RX（横方向読出し）に
示すように、いずれの方向にも高速に読み出せる
ようにするものである。
なお、従来の装置では、一方向のみ、例えば第
１図のRYのように取出すことは、メモリを４分
割して、二次元データをこれらにインターリーブ
方式で格納することにより実現されており、従来
計算機の主記憶にも広く用いられていた。
１図のRYのように取出すことは、メモリを４分
割して、二次元データをこれらにインターリーブ
方式で格納することにより実現されており、従来
計算機の主記憶にも広く用いられていた。
しかし、例えば第１図のRYのようにしか並列
化できないために、横方向の連続データを得るよ
うとすると、まず第２図のＲ１に示すように、配
列Ｄ２の第１列を４個、第２列を４個、…という
ように順次アクセスし、このようにして得たデー
タ列Ｒ１の第１列目を改めて取出して第２図のＲ
２のように並べかえる操作により、逐次的に行う
ために高速化ができなかつた。
化できないために、横方向の連続データを得るよ
うとすると、まず第２図のＲ１に示すように、配
列Ｄ２の第１列を４個、第２列を４個、…という
ように順次アクセスし、このようにして得たデー
タ列Ｒ１の第１列目を改めて取出して第２図のＲ
２のように並べかえる操作により、逐次的に行う
ために高速化ができなかつた。
このような問題点を解決した本発明の一実施例
を第３図のブロツク図に示す。本列での記憶装置
１は、その各々が記憶本体をなすランダムアクセ
スメモリ（RAM）３、データスイツチ４および
５を含むメモリモジユール３００〜３３３（16
個）と、データバススイツチ６および７と、メモ
リモジユール制御回路８と、データバススイツチ
制御回路９からなり、この記憶装置１をアクセス
する処理装置２は、制御回路１０、アドレスカウ
ンタ１１および１２、データレジスタ１３を有し
ている。
を第３図のブロツク図に示す。本列での記憶装置
１は、その各々が記憶本体をなすランダムアクセ
スメモリ（RAM）３、データスイツチ４および
５を含むメモリモジユール３００〜３３３（16
個）と、データバススイツチ６および７と、メモ
リモジユール制御回路８と、データバススイツチ
制御回路９からなり、この記憶装置１をアクセス
する処理装置２は、制御回路１０、アドレスカウ
ンタ１１および１２、データレジスタ１３を有し
ている。
データスイツチ４および５と、データバススイ
ツチ６および７はRAM３とデータレジスタ１３
間のデータ経路をアクセス内容に応じて形成する
ためのもの、メモリモジユール制御回路８は、メ
モリモジユール３００〜３３３各々のRAM３へ
の選択指令およびデータスイツチ４および５の開
閉指令を分配するためのもの、データバススイツ
チ制御回路９はデータバススイツチ６および７に
開閉指令を分配するためのもの、アドレスカウン
タ１１および１２は、１対で記憶装置１のアドレ
スを指定するためのも、データレジスタ１３は記
憶装置１と処理装置２のデータやりとりを中介す
るもの、制御回路１０は、記憶装置１に動作指令
を発するとともにメモリアクセスに関連するアド
レスカウンタ１１，１２およびデータレジスタ１
３を制御するためのものである。
ツチ６および７はRAM３とデータレジスタ１３
間のデータ経路をアクセス内容に応じて形成する
ためのもの、メモリモジユール制御回路８は、メ
モリモジユール３００〜３３３各々のRAM３へ
の選択指令およびデータスイツチ４および５の開
閉指令を分配するためのもの、データバススイツ
チ制御回路９はデータバススイツチ６および７に
開閉指令を分配するためのもの、アドレスカウン
タ１１および１２は、１対で記憶装置１のアドレ
スを指定するためのも、データレジスタ１３は記
憶装置１と処理装置２のデータやりとりを中介す
るもの、制御回路１０は、記憶装置１に動作指令
を発するとともにメモリアクセスに関連するアド
レスカウンタ１１，１２およびデータレジスタ１
３を制御するためのものである。
メモリモジユール３００〜３３３の各RAM３
のデータ入出力口は、データスイツチ４を介し
て、同一列同志のメモリモジユール間を結ぶ内部
データバスXB０〜XB３と、データスイツチ５
を介して同一行同志を結ぶ内部データバスYB０
〜YB３のそれぞれに接続されており、内部デー
タバスXB０〜XB３およびYB０〜YB３は、そ
れぞれデータバススイツチ７およびデータバスス
イツチ６を介して、１つの並列データバスDBに
統合されてデータレジスタ１３を結合されてい
る。
のデータ入出力口は、データスイツチ４を介し
て、同一列同志のメモリモジユール間を結ぶ内部
データバスXB０〜XB３と、データスイツチ５
を介して同一行同志を結ぶ内部データバスYB０
〜YB３のそれぞれに接続されており、内部デー
タバスXB０〜XB３およびYB０〜YB３は、そ
れぞれデータバススイツチ７およびデータバスス
イツチ６を介して、１つの並列データバスDBに
統合されてデータレジスタ１３を結合されてい
る。
一方制御回路１０からの制御信号およびアドレ
スカウンタ１１，１２からのアドレス指定信号
は、メモリモジユール制御回路８を通して、メモ
リモジユール３００〜３３３に分配されている
（第３図に於ては、モジユール制御回路８からメ
モリモジユール３００〜３３３の信号ルートは図
面のはん雑を防ぐため、第２例以下は省略されて
いる）。
スカウンタ１１，１２からのアドレス指定信号
は、メモリモジユール制御回路８を通して、メモ
リモジユール３００〜３３３に分配されている
（第３図に於ては、モジユール制御回路８からメ
モリモジユール３００〜３３３の信号ルートは図
面のはん雑を防ぐため、第２例以下は省略されて
いる）。
第４図は第３図の各ブロツク機能の詳細を示し
たものである。
たものである。
RAM３は、1Kワード８ビツトのデータを記憶
するもので、端子Ａ１（５ビツト）、Ａ２（５ビ
ツト）にアドレスを、端子WEに読出か書込かの
フアンクシヨンを指定し、端子CSに信号を与え
ると、端子Ｄ０（８ビツト）のデータ口からデー
タの読書が行われる。メモリモジユール３００〜
３３３各々には、RAM３の起動、およびデータ
スイツチ４，５の開閉を制御するためのメモリモ
ジユール選択回路１４と、データスイツチ制御回
路１５が付加されている。メモリモジユール制御
回路８内には、デコーダ１６および１７が設けら
れ、それぞれアドレスカウンタ１１および１２の
下位２ビツトをデコードして、モジユール選択回
路１４に分配している。このデコーダ１６および
１７の出力Ｘ０〜Ｘ３，Ｙ０〜Ｙ３とメモリモジ
ユール３００〜３３３との対応関係は、第３図の
メモリモジユールブロツク３００〜３３３内にＸ
０，Ｙ０〜Ｘ３，Ｙ３の形で示されているとおり
であり、例えばメモリモジユール３００のモジユ
ール選択回路１４には、デコーダ１６のＸ０出力
と、デコーダ１７のＹ０出力が接続されている。
アクセスカウンタ１１および１２の上位５ビツト
は全てのメモリモジユールのRAM３に共通に接
続され、RAM３内部の1Kワードのアドレスを指
定する。制御回路１０から、記憶装置１に与える
制御信号には、読み書きの転送方向を指定する信
号Ｗ／FUNCTIONと、本発明の記憶装置に特
有のデータを縦横いずれの方向でアクセスするか
を指定するＹ／MODE信号があり、これらの
制御信号は、全メモリモジユールのモジユール選
択回路１４およびデータスイツチ制御回路１５
と、データバススイツチ制御回路９に送られ、
RAM３の起動を、前記のＸ０〜Ｘ３で行うか、
Ｙ０〜Ｙ３で行うかを切替えるとともに、データ
スイツチ４，５、およびデータバススイツチ６，
７の開閉を制御する。
するもので、端子Ａ１（５ビツト）、Ａ２（５ビ
ツト）にアドレスを、端子WEに読出か書込かの
フアンクシヨンを指定し、端子CSに信号を与え
ると、端子Ｄ０（８ビツト）のデータ口からデー
タの読書が行われる。メモリモジユール３００〜
３３３各々には、RAM３の起動、およびデータ
スイツチ４，５の開閉を制御するためのメモリモ
ジユール選択回路１４と、データスイツチ制御回
路１５が付加されている。メモリモジユール制御
回路８内には、デコーダ１６および１７が設けら
れ、それぞれアドレスカウンタ１１および１２の
下位２ビツトをデコードして、モジユール選択回
路１４に分配している。このデコーダ１６および
１７の出力Ｘ０〜Ｘ３，Ｙ０〜Ｙ３とメモリモジ
ユール３００〜３３３との対応関係は、第３図の
メモリモジユールブロツク３００〜３３３内にＸ
０，Ｙ０〜Ｘ３，Ｙ３の形で示されているとおり
であり、例えばメモリモジユール３００のモジユ
ール選択回路１４には、デコーダ１６のＸ０出力
と、デコーダ１７のＹ０出力が接続されている。
アクセスカウンタ１１および１２の上位５ビツト
は全てのメモリモジユールのRAM３に共通に接
続され、RAM３内部の1Kワードのアドレスを指
定する。制御回路１０から、記憶装置１に与える
制御信号には、読み書きの転送方向を指定する信
号Ｗ／FUNCTIONと、本発明の記憶装置に特
有のデータを縦横いずれの方向でアクセスするか
を指定するＹ／MODE信号があり、これらの
制御信号は、全メモリモジユールのモジユール選
択回路１４およびデータスイツチ制御回路１５
と、データバススイツチ制御回路９に送られ、
RAM３の起動を、前記のＸ０〜Ｘ３で行うか、
Ｙ０〜Ｙ３で行うかを切替えるとともに、データ
スイツチ４，５、およびデータバススイツチ６，
７の開閉を制御する。
第５図は、以上からなる構成に於て、Ｘアドレ
スカウンタ１１、およびＹアドレスカウンタ１２
のアドレス情報（x0〜127；y0〜127）とメモリモジ
ユール番号（Ｘ０〜Ｘ３，Ｙ０〜Ｙ３で示す）の
RAM３のアドレス対応を示す。
スカウンタ１１、およびＹアドレスカウンタ１２
のアドレス情報（x0〜127；y0〜127）とメモリモジ
ユール番号（Ｘ０〜Ｘ３，Ｙ０〜Ｙ３で示す）の
RAM３のアドレス対応を示す。
即ち、まず第１図のように配列（二次元デー
タ）Ｄ２を128×128バイトとすると、この配列Ｄ
２をメモリモジユールの配列４×４に合せて４バ
イト×４バイトの小行列に左上から順に分割す
る。このようにして32（＝128／４）×32個の小行
列の配列ができるので、これらに（Ｉ，Ｊ）とい
う表示（Ｉ，Ｊ＝０〜31）を仮に与えると、４×
４の小行列（Ｉ，Ｊ）の各要素を第３図のメモリ
モジユール内の各RAM内のＩ行Ｊ列番目の要素
に１個ずつ割当てる。ここで各RAMは1Kバイト
（正確には1024バイト）であるので、32×32＝
1024の各小行列から１個ずつの要素が丁度各
RAMにあてはめられる。第５図の各枠は１つの
RAM３を表わしており、上述したようなインタ
ーリープ方式での割当て結果がアドレス（X1Y1）
の形で示されている。
タ）Ｄ２を128×128バイトとすると、この配列Ｄ
２をメモリモジユールの配列４×４に合せて４バ
イト×４バイトの小行列に左上から順に分割す
る。このようにして32（＝128／４）×32個の小行
列の配列ができるので、これらに（Ｉ，Ｊ）とい
う表示（Ｉ，Ｊ＝０〜31）を仮に与えると、４×
４の小行列（Ｉ，Ｊ）の各要素を第３図のメモリ
モジユール内の各RAM内のＩ行Ｊ列番目の要素
に１個ずつ割当てる。ここで各RAMは1Kバイト
（正確には1024バイト）であるので、32×32＝
1024の各小行列から１個ずつの要素が丁度各
RAMにあてはめられる。第５図の各枠は１つの
RAM３を表わしており、上述したようなインタ
ーリープ方式での割当て結果がアドレス（X1Y1）
の形で示されている。
さて、以上の構成で、アドレスカウンタ１１，
１２の初期値として“０”を設定し、制御回路１
０のＹ／MODEを“１”に設定すると、メモ
リモジユール３００〜３３３のうち、第１行のメ
モリモジユール３００，３１０，３２０，３３０
のRAM３が起動されるとともに、同じ、メモリ
モジユールのデータスイツチ４と、データバスス
イツチ７がオンし、データレジスタ１３に結合さ
れ、データレジスタ１３には、第１図のRXに示
した第１行目のデータが得られる。次に、Ｘアド
レスカウンタ１１の値を＋４すると、第１図RX
の第２行目のデータを得る。Ｘアドレスカウンタ
１１の値が１２４となると、次はＹアドレスカウ
ンタ１２の値を＋１して、Ｘアドレスカウンタ１
２の値を“０”にもどすと、メモリモジユール３
０１の行に移つて、以下第１図のRXに示す構方
向のデータを順次得る。
１２の初期値として“０”を設定し、制御回路１
０のＹ／MODEを“１”に設定すると、メモ
リモジユール３００〜３３３のうち、第１行のメ
モリモジユール３００，３１０，３２０，３３０
のRAM３が起動されるとともに、同じ、メモリ
モジユールのデータスイツチ４と、データバスス
イツチ７がオンし、データレジスタ１３に結合さ
れ、データレジスタ１３には、第１図のRXに示
した第１行目のデータが得られる。次に、Ｘアド
レスカウンタ１１の値を＋４すると、第１図RX
の第２行目のデータを得る。Ｘアドレスカウンタ
１１の値が１２４となると、次はＹアドレスカウ
ンタ１２の値を＋１して、Ｘアドレスカウンタ１
２の値を“０”にもどすと、メモリモジユール３
０１の行に移つて、以下第１図のRXに示す構方
向のデータを順次得る。
次に、制御回路９で、Ｙ／MODEを“０”
に設定し、アドレスカウンタ１１，１２の初期値
を“０”とした場合は、メモリモジユール３０
０，３０１，３０２，３０３のRAM３が起動さ
れるとともに、同データスイツチ５と、データバ
ススイツチ６が閉じてデータレジスタ１３に結合
され、データレジスタ１３には、こんどは第１図
のRYの第１行目のデータが得られ、以下、Ｙア
ドレスカウンタ１２の値を＋４して、Ｙアドレス
カウンタ１２の値が１２４になると、次はＸアド
レスカウンタ１１の値を＋１するようにアドレス
カウンタ１１，１２を更新させて、縦方向のデー
タを順次得る。上記アドレスカウンタの更新制御
は制御回路１０に含まれるものとし、具体的手段
は説明を略す。
に設定し、アドレスカウンタ１１，１２の初期値
を“０”とした場合は、メモリモジユール３０
０，３０１，３０２，３０３のRAM３が起動さ
れるとともに、同データスイツチ５と、データバ
ススイツチ６が閉じてデータレジスタ１３に結合
され、データレジスタ１３には、こんどは第１図
のRYの第１行目のデータが得られ、以下、Ｙア
ドレスカウンタ１２の値を＋４して、Ｙアドレス
カウンタ１２の値が１２４になると、次はＸアド
レスカウンタ１１の値を＋１するようにアドレス
カウンタ１１，１２を更新させて、縦方向のデー
タを順次得る。上記アドレスカウンタの更新制御
は制御回路１０に含まれるものとし、具体的手段
は説明を略す。
以上は、アドレス（x0y0）からの連続読出しの
説明であるが、アドレスカウンタ１１，１２に任
意の値を設定し、ランダムアクセスできることは
当然である。但し、注意を要するのは、例えば第
１図のRYの方向の動作モードでは、Ｘアドレス
カウンタ１１の下位２ビツトの値は無視してアク
セスされ、データレジスタ１３に得られるデータ
は同一となることであるが（但し当該のアドレス
のデータを含んでいることは当然である）このこ
とは、本発明の装置に限らず、並列アクセス一般
に生ずることであり、本発明の目的をさまたげる
ものではない。
説明であるが、アドレスカウンタ１１，１２に任
意の値を設定し、ランダムアクセスできることは
当然である。但し、注意を要するのは、例えば第
１図のRYの方向の動作モードでは、Ｘアドレス
カウンタ１１の下位２ビツトの値は無視してアク
セスされ、データレジスタ１３に得られるデータ
は同一となることであるが（但し当該のアドレス
のデータを含んでいることは当然である）このこ
とは、本発明の装置に限らず、並列アクセス一般
に生ずることであり、本発明の目的をさまたげる
ものではない。
また、以上の実施例では、二次元データの大き
さおよびメモリモジユールの個数等の特定の値を
用いて説明したが、これらを一般化することは容
易である。
さおよびメモリモジユールの個数等の特定の値を
用いて説明したが、これらを一般化することは容
易である。
以上の説明から明らかなように、本発明によれ
ば、二次元データに対して縦、横いずれの方向に
も並列アクセスが可能となり、例えば、並列数を
４としたとき、従来の一方向のみの並列化に比
べ、縦横連続アクセスの平均スループツトは、
2.5倍に改善できるという効果がある。
ば、二次元データに対して縦、横いずれの方向に
も並列アクセスが可能となり、例えば、並列数を
４としたとき、従来の一方向のみの並列化に比
べ、縦横連続アクセスの平均スループツトは、
2.5倍に改善できるという効果がある。
第１図は、二次元配列データおよびその並列読
み出しの説明図、第２図は従来の読み出し方法の
説明図、第３図は本発明の一実施例を示す全体ブ
ロツク図、第４図は第２図実施例の詳細な論理構
成を示す図、第５図はRAMのアドレス割付を示
す図である。 １…マトリクス記憶装置、２…処理装置、３…
RAM、４，５…データスイツチ、６，７…デー
タバススイツチ、８…メモリモジユール制御回
路、９…データバススイツチ制御回路、１０…制
御回路、１１，１２…アドレスカウンタ、１３…
データレジスタ、１４…メモリモジユール選択回
路、１５…データスイツチ制御回路、１６，１７
…アドレスデコーダ、XB０〜XB３，XB０〜
YB３…データバス、３００〜３０３，３１０〜
３１３，３２０〜３２３，３３０〜３３３…メモ
リモジユール。
み出しの説明図、第２図は従来の読み出し方法の
説明図、第３図は本発明の一実施例を示す全体ブ
ロツク図、第４図は第２図実施例の詳細な論理構
成を示す図、第５図はRAMのアドレス割付を示
す図である。 １…マトリクス記憶装置、２…処理装置、３…
RAM、４，５…データスイツチ、６，７…デー
タバススイツチ、８…メモリモジユール制御回
路、９…データバススイツチ制御回路、１０…制
御回路、１１，１２…アドレスカウンタ、１３…
データレジスタ、１４…メモリモジユール選択回
路、１５…データスイツチ制御回路、１６，１７
…アドレスデコーダ、XB０〜XB３，XB０〜
YB３…データバス、３００〜３０３，３１０〜
３１３，３２０〜３２３，３３０〜３３３…メモ
リモジユール。
Claims (1)
- １ 各々が配列構造を有するメモリ部と列方向デ
ータスイツチ及び行方向データスイツチとを備え
かつマトリクス状に配列された複数個のメモリモ
ジユールと、該メモリモジユール配列の各列ごと
のメモリモジユールのメモリ部と上記列方向デー
タスイツチを介して結合された列方向データバス
と、上記メモリモジユール配列の各行ごとのメモ
リモジユールのメモリ部と上記行方向データスイ
ツチを介して結合された行方向データバスと、上
記各列方向データバスあるいは各行方向データバ
スのいずれかを選択して処理装置へ接続する選択
機構と、処理装置からの指令によつて上記メモリ
モジユール配列の１つの列または行にあるすべて
のメモリモジユール内のメモリ部を並列に起動し
かつ該メモリモジユール内の列または行方向スイ
ツチをオンとするとともに上記起動されたメモリ
モジユールを接続する列方向または行方向データ
バスを処理装置に接続するように上記選択機構を
制御する制御機構とを備え、かくして上記メモリ
モジユールの配列の列方向または行方向の個数に
等しい個数のデータを並列にアクセスできるよう
に構成したことを特徴とするマトリクス記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20156481A JPS58103063A (ja) | 1981-12-16 | 1981-12-16 | マトリクス記憶装置 |
| CA000417643A CA1201718A (en) | 1981-12-16 | 1982-12-14 | Metal complexes of halogen-substituted o- benzenedithiols |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20156481A JPS58103063A (ja) | 1981-12-16 | 1981-12-16 | マトリクス記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103063A JPS58103063A (ja) | 1983-06-18 |
| JPH0113147B2 true JPH0113147B2 (ja) | 1989-03-03 |
Family
ID=16443139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20156481A Granted JPS58103063A (ja) | 1981-12-16 | 1981-12-16 | マトリクス記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103063A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097474A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 画像回転方法および装置 |
| US5261049A (en) * | 1991-07-22 | 1993-11-09 | International Business Machines Corporation | Video RAM architecture incorporating hardware decompression |
| CA2067418C (en) * | 1991-07-22 | 1998-05-19 | Sung M. Choi | Frame buffer organization and control for real-time image decompression |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2936205A1 (de) * | 1979-09-07 | 1981-03-19 | Robert Bosch Gmbh, 7000 Stuttgart | Kraftstoffeinspritzpumpe in verteilerbauart fuer brennkraftmaschinen |
-
1981
- 1981-12-16 JP JP20156481A patent/JPS58103063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58103063A (ja) | 1983-06-18 |
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