JPH02266452A - 他系ｃｐｕバスアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチＣＰＵで構成される情報処理装置に利
用する。特に、他系のＣＰＵバスにアクセスするアクセ
ス手段に関する。

〔概要〕

本発明は、他系のＣＰＵバスをアクセスする手段におい
て、 コマンド、アドレスおよびデータを一時保持し、これを
所定のタイミングで他系のＣＰＵバスに送出することに
より、 他系のＣＰＵバスに接続されているメモリおよび■０装
置のすべてにアクセスすることができるようにしたもの
である。

〔従来の技術〕

従来例では、アドレスによって自系のメモリまたはＩＯ
装置をアクセスするのか他系のＣＰＵバスに接続される
メモリまたは■０装置をアクセスするのかを区別してお
り、他系のＣＰＵバスを直接にアクセスしていた。

〔発明が解決しようとする問題点〕

このような従来例では、アドレスによって自系と他系と
のアクセス切替を行っているので、自系のＣＰＵが他系
のＣＰＵバスに接続されているメモリおよびｌ０１ｉ置
のすべてにアクセスすることができない欠点がある。

本発明はこのような欠点を除去するもので、他系に接続
されたメモリおよび■○装置のすべてにアクセスするこ
とができる他系ＣＰＵバスアクセス装置を提供すること
を目的とする。

〔問題点を解決するための手段〕

本発明は、自系のＣＰＵバスとメモリ手段および入出力
手段が接続された他系のＣＰＵバスとの間の経路に挿入
され、この他系のＣＰＵバスに接続されたメモリ手段お
よび入出力手段にかかわるアドレスおよびデータ、この
メモリ手段のライトおよびリードコマンドならびにこの
入出力手段のライトおよびリードコマンドをそれぞれ保
持するレジスタと、このレジスタの出力と上記他系のＣ
ＰＵバスとの間の経路に挿入されたスリーステートバッ
ファと、このスリーステートバッファのうち所定のスリ
ーステートバッファを選択し、このスリーステートバッ
ファをバス獲得制御およびウェイト制御に伴うタイミン
グでイネーブル状態にするタイミング発生手段とを備え
たことを特徴とする。

〔作用〕

アドレス、データおよびメモリライト、メモリリード、
ｒＯライト、ｒＯリードのコマンドをそれぞれ保持し、
これらレジスタと他系のＣＰＵバスを接続するスリース
テートバッファの出力制御と他系のＣＰＵバスの獲得制
御と自系のＣＰＵのウェイト制御を行う。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。図はこの実施例構成を示す構成図である。この実施
例は、図に示すように、自系のＣＰＵバスとメモリ手段
および入出力手段が接続された他系のＣＰＵバスとの間
の経路に挿入され、この他系のＣＰＵバスに接続された
メモリ手段および入出力手段にかかわるアドレスおよび
データ、このメモリ手段のライトおよびリードコマンド
ならびにこの入出力手段のライトおよびリードコマンド
をそれぞれ保持するレジスタであるコマンドレジスタ１
、アドレスレジスタ２およびデータレジスタ３と、この
レジスタの出力と上記他系のＣＰＵバスとの間の経路に
挿入されたスリーステートバッファ５．６および７と、
このスリーステートバッファ５．６および７のうち所定
のスリーステートバッファを選択し、このスリーステー
トバッファをバス獲得制御およびウェイト制御に伴うタ
イミングでイネーブル状態にするタイミング発生手段で
あるタイミングジェネレータ２２とを備える。

次に、この実施例の動作を説明する。コマンドレジスタ
１は他系のＣＰＵバスに対するコマンドがメモリリード
コマンド１６、メモリライトコマンド１７、ＩＯリード
コマンド１８、またはＩＯライトコマンド１９のいずれ
であるかを示す内容を保持し、自系のＣＰＵバスのＩＯ
ライト命令に応じてコマンドをあらかじめ書込んでおく
。アドレスレジスタ２は他系のＣＰＵバスに接続される
メモリまたはＩＯ装置のアドレスを保持し、自系のＣＰ
Ｕバスの■０ライト命令に応じてアクセスしたいアドレ
スを書込んでおく。データレジスタ３はメモリライトま
たは■０ライト時のライトデータを保持し、自系のＣＰ
Ｕバスの１０ライト命令に応じてライトデータを書込ん
でおく。各レジスタの選択はアドレス９をデコーダ４で
デコードして行う。

タイミングジェネレータ２２は、データレジスタ３また
はスリーステートバッファ８がアクセスされるとホール
ド要求２０を真とし、他系のＣＰＵにホールド要求を行
うとともに自系のＣＰＵにウエイトをかけるためにウェ
イト１３を真にする。他系のＣＰＵからホールド許可が
出ると、ホールド許可２１が真になり、他系のＣＰＵバ
スが獲得される。

他系のＣＰＵバスが獲得された後に、メモリライトまた
は■０ライト時はアドレスイネーブル２３を真とし、ス
リーステートバッファ６を通じてアドレスを出力し、デ
ータイネーブル２５を真とし、スリーステートバッファ
７を通じてライトデータを出力し、コマンドイネーブル
２４を真とし、スリーステートバッファ５を通じてコマ
ンドを出力し、一定時間後にウェイト１３を偽とし、コ
マンドイネーブル２４、データイネーブル２５、アドレ
スイネーブル２３およびホールド要求２０を順次偽とし
て書込み処理を終了する。メモリリードまたはＩ　ＯＵ
　−ド時はアドレスイネーブル２３を真とし、スリース
テートバッファ６を通じてアドレスを出力し、コマンド
イネーブル２４を真とし、スリーステートバッファ５を
通じてコマンドを出力し、一定時間後にウェイト１３を
偽とし、スリーステートバッファ８を通じてリードデー
タを取込み、コマンドイネーブル２４、アドレスイネー
ブル２３およびホールド要求２０を順次偽として読取り
処理を終了する。

〔発明の効果〕

本発明は、以上説明したように、アクセスするアドレス
およびコマンドを自系のＣＰＵのＩＯライト命令によっ
てレジスタにあらかじめセットし、ライト時はさらにラ
イトデータもレジスタにあらかじめセットし、タイミン
グジェネレータによっテ他系のＣＰＵバスの獲得、アド
レスの出力、データの人出力、コマンドの出力、および
ウェイトの制御を行うので、他系のＣＰＵバスに接続さ
れるすべてのメモリおよび■０装置にアクセスすること
ができる効果がある。

【図面の簡単な説明】

図は本発明実施例の構成を示す構成図。 １・・・コマンドレジスタ、２・・・アドレスレジスタ
、３・・・データレジスタ、４・・・デコーダ、５．６
．７．８・・・スリーステートバッファ、９．１４・・
・アドレス、１０．１５・・・データ、１１．１９・・
・ＩＯライトコマンド、１２．１８・・・■０リードコ
マンド、１３・・・ウェイト、１６・・・メモリリード
コマンド、１７・・・メモリライトコマンド、２０・・
・ホールド要求、２１・・・ホールド許可、２２・・・
タイミングジェネレータ、２３・・・アドレスイネーブ
ルペ２４・・・コマンドイネーブル、２５・・・データ
イネーブル。

Claims (1)

1. 【特許請求の範囲】 １、自系のＣＰＵバスとメモリ手段および入出力手段が
   接続された他系のＣＰＵバスとの間の経路に挿入され、 この他系のＣＰＵバスに接続されたメモリ手段および入
   出力手段にかかわるアドレスおよびデータ、このメモリ
   手段のライトおよびリードコマンドならびにこの入出力
   手段のライトおよびリードコマンドをそれぞれ保持する
   レジスタと、 このレジスタの出力と上記他系のＣＰＵバスとの間の経
   路に挿入されたスリーステートバッファと、 このスリーステートバッファのうち所定のスリーステー
   トバッファを選択し、このスリーステートバッファをバ
   ス獲得制御およびウェイト制御に伴うタイミングでイネ
   ーブル状態にするタイミング発生手段と を備えたことを特徴とする他系ＣＰＵバスアクセス装置
   。