JPH02266965A - 印刷装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、印刷用データを画像メモリに格納し、これを
読出しながら用紙上に印刷を行なう印刷装置に関する。

（従来の技術） コンピュータやワードプロセッサ等の上位制御装置によ
って作成された印刷用データを、用紙上に印刷する装置
としては、電子写真方式のプリンタ、サーマルプリンタ
、ワイヤドツト式プリンタ等、種々のものが知られてい
る。

第２図に、従来の電子写真方式を採用した印刷装置のブ
ロック図を示す。

この装置は、上位制御装置１にインタフェース２を介し
て接続されたシステムバス３に対し、プロセッサ４、プ
ログラムメモリ５、ワーキングメモリ６、フォントメモ
リ７、画像メモリ８及びプリントエンジンインタフェー
ス９が接続された構成のものである。プリントエンジン
インタフェース９には、プリントエンジン１０が接続さ
れている。

上位装置ｌは、印刷用データを作成するコンピュータや
ワードプロセッサ、画像読取装置等の装置である。イン
タフェース２は、いわゆるＲ３２３２Ｃインタフエース
やパラレルインタフェース等から構成される既知の回路
である。プロセッサ４は、この印刷装置全体の制御を行
なう回路で、その実行用プログラムがプログラムメモリ
５に格納されている。ワーキングメモリ６は、インタフ
ェース２により送受信されたデータを記憶管理するため
のメモリである。フォントメモリ７は、上位制御装置１
から送り込まれた文字キャラクタコードやその他のコー
ドを、印刷用のフォントデータに変換するメモリである
。

又、画像メモリ８は、編集処理されイメージ化された印
刷用データを、例えば１ページ分格納するランダム・ア
クセス・メモリから構成される。

プリントエンジンｌＯは、画像メモリ８に格納された印
刷用データに基づいて、印刷用の用紙に印刷を行なう装
置で、用紙搬送系や電子写真プロセス等を含む装置であ
る。プリントエンジンインタフェース９は、プロセッサ
４の指示に従って画像メモリ８から印刷用データ９ａを
読出してプリントエンジン１０に転送し、あるいはプリ
ントエンジン１０から出力されるプリントコントロール
信号９ｂを受入れ、これをプロセッサ４等に送信するイ
ンタフェース回路である。

以上のような印刷装置は、上位制御装置１からインタフ
ェース２を介して受信された制御コマンドや文字キャラ
クタコード、グラフィックコマンド、ビットイメージデ
ータ等を、必要に応じてワーキングメモリ６に一時格納
し、プロセッサ４の制御に従ってイメージ化された印刷
用データを画像メモリ８上に作成する。

こうして作成された画像メモリ８内の印刷用データは、
次のように処理される。

第３図は、従来の画像メモリからの印刷出力の読出し動
作を説明する概念図である。

図に示すように、画像メモリ８に対して読出しアドレス
８ａが入力すると、画像メモリ８中の各ラスター■、■
、■、■・・・に対応するデータが順に読出され、これ
がその順番に印刷されて（■。

■、■、■・・・）印刷出力２０を得る。即ち、画像メ
モリ８から読出されたデータは、各ラスター毎にビット
ストリーム化して第２図のプリントエンジン１０に送り
込まれ、その読出しと１対１に対応した印刷動作が行な
われて印刷出力２０が得られる。尚、通常、画像メモリ
８からのデータの読出しは、ビット単位でなくワード単
位で行なわれる。

第４図は、従来の画像メモリからの印刷出力の読出し方
法をより具体的に示した説明図である。

図のように、画像メモリは、各ラスター■。

■・・・毎にそれぞれ１ワード（例えば８ビツト）単位
で区切られている。データは、このワード単位で順番に
　（１）　、　（２）　、　（３）−・・というように
読出され、その右側に示したような印刷出力が得られる
。

この図からも分るように、画像メモリ８に格納されたデ
ータとその印刷出力２０とは、完全に１対１に対応して
いる０通常、画像メモリ８は、１ページ分程度の印刷出
力２０が可能なメモリ容量に設定されており、印刷出力
中の情報量が非常に少ない場合でも、必ずいったん１ペ
ージ分の印刷用データが画像メモリ８に格納され、その
後印刷を行なうという処理がなされていた。

（発明が解決しようとする課題） ところで、電子写真方式の印刷装置においては、外周に
感光体層を形成した感光ドラムを一定。

速度で回転させながら、その感光体上に印刷用データに
対応する静電潜像を形成していく、その静電潜像は、ト
ナーを用いて現像されて用紙上に転写され定着されるが
、このような印刷工程は連続した動作で行なわれ、中断
することができない。従って、通常、画像メモリ８に印
刷用データを完全に編集し終わってから、用紙の搬送を
開始し印刷工程を始動するようにしている。

第５図は、このような印刷工程を実行するプリントエン
ジンの動作説明図である。

図において、トレー１１ａ、１１ｂには、印刷されるべ
き用紙１２が収容されている。この用紙１２は、ホッピ
ングローラ１３ａあるいは１３ｂによって引き出され、
搬送路１４上を搬送される。

搬送路１４の前方には、感光ドラム１５と、その外周に
静電潜像を書込む書込み装置１６が配置されている。こ
の書込み装置１６は、例えば発光ダイオードアレイある
いはレーザヘッド等から構成される。

この装置では、用紙１２が搬送路１４を搬送され、転写
位置Ｗｏに達すると、感光ドラム１５上のトナーが転写
され、図示しない定着器によって定着されて排出される
０通常、用紙１２は、搬送路上の１点ＷＰにおいて、図
示しないレジストローラ等によっていったん搬送を停止
されて待機し、書込み装置１６による静電潜像の書込み
開始と同時に搬送が再開される。即ち、感光ドラム１５
がＪ２ｏだけ（角度αだけ）回転する間に、用紙１２は
ｊ２ｏ’だけ搬送されてちょうど転写位置Ｗ０に達する
。

このようなタイミングを制御するために、第２図の画像
メモリ８から書込み装置１６へ印刷用データを転送する
タイミングは、ホッピングローラ１３ａが用紙１２をβ
寵だけ搬送し、あるいはホッピングローラ１３ｂが用紙
１２を４１＋４゜たけ搬送した後となる。

第６図は、画像メモリへのデータの書込みとデータを読
出すタイミングを表わすタイムチャートである。

図のように、時刻ｔｏに書込みを開始し、１ページ目の
印刷用データの画像メモリへの書込みが時刻ｔ工に終了
すると、時刻１．で第５図のホッピングローラ１３ａあ
るいは１３ｂが用紙１２の搬送を開始する。その後、時
刻ｔｓまで待機した後、その１ページ目の印刷用データ
の画像メモリからの読出しが開始される９時刻ｔ３〜ｔ
ｓまでの間に、第５図に示したトレー１１ａ。

１１ｂから引き出された用紙１２が、搬送路１４上の１
点Ｗｐまで搬送される。そして、レジストローラ等によ
りタイミングを合わせて転写位置Ｗｅ　　（第５図）へ
向けて搬送される。こうして第１ページ目の印刷工程が
進められる。。

一方、画像メモリへの印刷用データの書込みと読出しを
交互に行なうと、プリントエンジン側の待ち時間が増加
する。

従って、処理の高速化のために、第１ページ目のデータ
の読出しが開始され、その読出しが終了する前に、２ペ
ージ目のデータの書込みが開始される０時刻ｔｓから時
刻ｔ３　までの時間は、１ページ目の読出しが開始され
て、２ページ目のデータを書込むための一定のメモリエ
リアを確保するための時間である０通常、図のように、
画像メモリからのデータの読出し時間と画像メモリへの
書込み時間とを比較すると、書込みの場合にはライトマ
ージンのチエツクや書込みアドレス計算、フォントメモ
リのアクセス等の時間が必要となり、合計処理時間はや
や長めになる。

このような点を考慮すると、従来、画像メモリを最大限
に有効に利用しようとした場合、書込み動作を基準にし
て動作タイミングを設定する必要がある。

第７図は、従来の画像メモリ書込み動作のタイミングを
表わすタイミングチャートである。

図のように、画像メモリへの１ページ分の書込み動作に
毎に、それぞれ■、■、■・・・■という符号を付すと
、各書込み動作の間に、それぞれｔＸｌの時間だけ待ち
時間を設ける必要がある。

この待ち時間は、即ち第６図に示した時刻ｔ１〜ｔ　、
　ｌ　までの間の時間であり、用紙の搬送と画像メモリ
からの一定量のデータの読出しを待つ時間である。従っ
て、画像メモリのメモリ容量を１ページ分とした印刷装
置においては、この第７図に示したタイミングが最大効
率のタイミングであり、これ以上の高速化を図ることが
できなかった。

これに対して画像メモリを２ページ分設ければ、１ペー
ジ分の画像メモリからデータの読出しと印刷を行なって
いる間に、もう１ページ分の画像メモリにデータの書込
みを行なうことができ、第７図に示した待ち時間ｔ　ｘ
＋−ｔ　ＸＩを無くすことができる。

第８図は、そのような最も望ましい画像メモリの書込み
動作を示すタイミングチャートである。

この図に示すように、画像メモリの容量アップにより印
刷の高速化を図ることができる。ところが、画像メモリ
の容量アップは装置のコストを上昇させる原因となる。

特に、印刷画像の解像度が上がれば上がるほど大容量の
画像メモリが必要となり、１ページ分の容量の画像メモ
リを有する印刷装置と、２ページ分の容量の画像メモ、
りを有する装置との価格差はますます大きくなる。

本発明は以上の点に着目してなされたもので、画像メモ
リの容量アップを伴わずに印刷の高速化を図った印刷装
置を提供することを目的とするものである。

（課題を解決するための手段） 本発明の印刷装置は、印刷用データを格納する画像メモ
リと、この画像メモリに印刷用データを書込む印刷制御
部と、前記画像メモリから印刷用データを読出しながら
印刷を行なう印刷部とを有し、前記印刷制御部は、印刷
出力に対応させて仮想的に設定された１ページ分の画像
から成る仮想ページを、複数のブロックに分割し、前記
仮想ページの各ブロックに含まれるたデータが、空白デ
ータか有効データかを判定するデータ判定部と、前記仮
想ページ中の各ブロックのアドレスを仮想ブロックアド
レスと呼ぶとき、アクセスしたデータの仮想ブロックア
ドレスが、その直前にアクセスしたデータの仮想ブロッ
クアドレスと同一か異なるかを判定するアドレス判定部
と、前記データ判定部の判定結果に基づいて、前記有効
データのみを選択して、前記画像メモリにデータの書込
みを行なう画像メモリ書込み制御部と、前記有効データ
のｔ込みがあった仮想ブロックアドレスと、前記有効デ
ータを書込んだ前記画像メモリのブロックアドレスとを
対応付け、かつ、前記仮想ページ中で、前記有効データ
を含む有効ブロックと、前記空白データのみから成る空
白ブロックとを識別するマツピングフラグと、前記画像
メモリに書込まれた有効ブロックの属する仮想ページを
識別するページ識別フラグとを格納したアドレス変換部
を設け、前記画像メモリ書込み制御部は、前記データを
アクセスする場合、前記アドレス判定部の判定結果に基
づき、もし直前にアクセスしたデータの仮想ブロックア
ドレスが異なる場合には、前記アドレス変換部を参照し
てアドレス変換を行ない、もし、直前にアクセスしたデ
ータの仮想ブロックアドレスが同一であるならば、前記
直前のデータのアクセス時のアドレス変換結果を使用す
ることを特徴とするもの、である。

（作用） 以上の装置は、例えば１ページ分の容量の画像メモリを
持つ場合であっても、印刷用データの内容によっては数
ページ分のデータの格納が可能である。

先ず、印刷すべき各ページ毎にそれぞれプロセッサの側
で仮想ページを設定する。そして、各仮想ページを複数
のブロックに分割する。これらのブロックのうち、空白
データのみからなる空白ブロックを除外して、有効デー
タを含む有効ブロックのみを画像メモリに書込むように
する。空白部分の多い仮想ページについては、この有効
ブロック数は非常に少なくなる。従って、１ページ分の
画像メモリに対し数ページ分の仮想ページの格納が可能
になる。

このようにして有効データを画像メモリの所定のブロッ
クに格納し、あるいは画像メモリに格納されたデータを
読出して印刷を行なうために、アドレス変換部が用意さ
れている。

印刷制衛部は、アドレス変換部に格納されたブロックア
ドレスやフラグを参照して、各仮想ページの有効ブロッ
クと空白ブロックとを識別し、どの仮想ページの有効ブ
ロックが画像メモリのどのブロックアドレスに格納され
ているかを認識する。

そして、データ読出し時には、空白ブロック部分につい
ては印刷制御部が空白データを生成し、有効データのみ
所定のタイミングで画像メモリから読出すようにする。

尚、画像メモリへの有効データの書込みや、画像メモリ
からの有効ブロックに含まれる有効データや空白データ
の続出しの際９．アドレス判定部は、アドレス変換部を
参照する前に、現在アクセスしようとしているデータの
仮想ブロックアドレスと、直前にアクセスしたデータの
仮想ブロックアドレスを比較して、両者が同一かどうか
を判定する。

両者が異なる場合には、アドレス変換部を参照してアド
レス変換を実施する。また、両者が同一である場合には
、アドレス変換を実施せず、既にアドレス変換部のアド
レスを使用し、不要なアドレス変換を防ぐ。

これにより、仮想ページに対応する印刷出力が得られる
。

（実施例） く装置の構成〉 以下、本発明を実施例によって具体的に説明する。

第１図は、本発明の印刷装置の実施例を示すブロック図
である。この装置の全体構成は、第２図と同様のもので
あるが、この装置においては、図に示したような印刷制
御部４０によって、画像メモリ３ｏのデータの書込みと
読出しが制御される。

この装置には、印刷用データ６０を受は入れるブロック
判定部４１と、そのデータの画像メモリ３０への書込み
アドレスを割当てる画像メモリ書込み制御部４２と、ア
クセスすべきデータのワード単位のアドレスを発生する
アドレス発生部４３と、現在アクセスしようとしている
データの仮想ブロックアト１ノスと１つ前にアクセスし
たデータの仮想ブロックアドレスを比較するアドレス判
定部８０と、所定のアドレス変換等を行なうアドレス変
換部４４と、画像メモリ３０への書込みデータの入力あ
るいは読出しデータの出力経路を切り換える接続切換回
路４５と、印刷部５０とが設けられている。

く動作原理〉 この装置の詳細な動作説明をする前に、先ず、第９図を
用いて本発明の装置の原理的な動作説明を行なう。

第９図において、この例は、２枚の仮想ページ■、■の
印刷が要求されている場合を示している。

先ず、ここで仮想ページ■と■とをそれぞれ複数のブロ
ック６２．６２’　に分割する。このブロックは、例え
ば１つが１２８Ｘ　１２８ビツト構成のブロックとする
。このようにして、仮想ページを複数のブロックに分割
すると、各ブロックはそれぞれ、空白データのみからな
る空白ブロック６２′と、有効データを含む有効ブロッ
ク６２とに分類される。そして、第１図に示した印刷制
御部４０は、画像メモリ３０に対し、各仮想ページ■、
■の有効データを含む有効ブロック６２のみを書込むよ
うにする。このようにすれば、それぞれ仮想ページ■、
■のイメージはバラバラに分解されてしまうが、１ペー
ジ分の容量の画像メモリ３０に対し、２ページ分の有効
ブロック６２が十分余裕をもって格納されることになる
。

このようにして、画像メモリ３０に印刷用データを書込
んだ後、その第９図右側に示すような印刷出力■、■を
得るためには、仮想ベージ■の第１番目のブロック（座
標（０，０）のブロック）が空白ブロック６２″である
か否かを判断し、空白ブロックであれば第１図の画像メ
モリ書込み制御部４２がそこに空白データを生成して印
刷部５ｏに向けて出力し、有効ブロック６２であれば画
像メモリ３０からその有効ブロックに対応するデータを
読出して印刷部５０に出力するようにする。

これにより、仮想ベージ■と■に対応する印刷出力■と
印刷出力■を再現することができる。

又、これにより仮想ベージ■の印刷出力■を印刷中に、
仮想ベージ■の印刷用データの画像メモリ３０への書込
みを並行して行なうことができ、処理の高速化を図るこ
とができる。

〈各ブロックの構成〉 再び第１図に戻って、このような本発明の装置の具体的
な構成を説明する。

第１図において、印刷用データ６０は、その仮想ベージ
６１について見た場合、多数のブロック６２に分割され
て構成されている。

書込み動作を行なう場合そのデータは、１ワード（例え
ば８ビツト）単位で、データ判定部４１と接続切換回路
４５とに入力する。データ判定部４１は、１ワ一ド分の
書込みデータが空白データか有効データかを判定する回
路である。即ち、データ判定部４１に設けられた比較器
４１ｂには、書込みデータと基準値４１ａ（空白データ
のレベルに設定されたデータ）とが入力する。そして、
その判定結果がその都度画像メモリ書込み制御部に入力
する。

画像メモリ書込み制御部４２は、画像メモリ３０へのデ
ータの書込み等を制御するマイクロプロセッサ又はＬＳ
Ｉ等から構成される回路である。この画像メモリ書込み
制御部４２は、比較器４１ｂの出力した判定結果を基に
、書込みデータが空白データの場合、そのデータの画像
メモリ３０への書込みを阻止し、有効データの場合には
接続切換回路４５を介して、画像メモリ３０に入力する
書込みデータを所定のアドレスに書込むよう制御する。

従って、仮想ベージ６１の１つのブロック６２が、全て
空白データのみからなっている場合には、該当するブロ
ックについて、画像メモリには１度も書込みが行なわれ
ない、一方、１ワードでも有効データがあればその有効
データが画像メモリに書込まれ、以後その有効データを
含むブロックは有効ブロックとして扱われる。

アドレス発生部４３は、仮想ベージ６１のデータを１ワ
ードずつ読出すために、そのワードアドレスを発生し画
像メモリ書込み制御部４２と、アドレス判定部８ｏに出
力する回路である。

仮想ベージの各ブロックのアドレスを仮想ブロックアド
レスと呼ぶとき、アドレス判定部８０は、アドレス発生
部４３が出力した仮想ベージ６１の仮想ブロックアドレ
スを、その直前に出力した仮想ブロックアドレスと比較
し、両者が同一がどうかを判定する回路である。この仮
想ブロックアドレスは、上記ワードアドレスの上位ビッ
トで、１つのブロックを通じて共通な部分のアドレスに
該当する０例えば、仮想ベージ６１のアドレス空間が２
４ビツトで表現され、ｌブロックが１２８Ｘ　１２８ビ
ツト構成で、１ワードが８ビツトとする。各ワードのブ
ロック内アドレスを下位側のビットに割付けた場合に、
ブロック内アト１／スには、１１ビツトが必要となる。

故に、全体での２４ビツトのうち、上位側１３ビツトが
ブロックを表現するブロックアドレスとなる。即ち、ア
ドレス判定部８０に設けられた比較器８０ｂには、アド
レス発生部４３が発生している仮想ブロックアドレスと
、レジスタ８０ａにより蓄えられている直前に発生され
た仮想ブロックアドレスとが入力する。その判定結果は
、画像メモリ書込み制御部４２に入力される。

アドレス変換部４４は、仮想ベージ６１の仮想ブロック
アドレス順に、各ブロックが有効ブロックか空白ブロッ
クかを識別するマツピングフラグＴと、各有効ブロック
を書込んだ画像メモリ３０のブロックアドレスＲＭとを
対応付けるためのアドレス変換用メモリ４４ａを有して
いる。このアドレス変換用メモリ４４ａは、複数の仮想
ページの全ての仮想ブロック毎に、そのフラグ等を格納
できる容量を備えている。又、この他にアドレス変換部
４４は、画像メモリ３０のブロックアドレス順に、その
ブロックアドレスにはどの仮想ページの有効ブロックが
書込まれているかを識別するページ識別フラグＰ＋−Ｐ
ｘを格納するための、空きブロック指示用メモリ４４ｂ
を備えている。

画像メモリ書込み制御部４２は、前記アドレス判定部８
０の判定結果をもとに、今、書込もうとしているデータ
の仮想ブロックアドレスが、直前に書込んだデータの仮
想ブロックアドレスと同一の場合には、図示しないレジ
スタに記憶しである既にアドレス変換部４４を参照して
変換済のアドレスを使用する。ブロックアドレスを除い
た下位ビットは、変換の必要がないからそのまま使用す
る。また、直前に書込んだデータの仮想ブロックアドレ
スと異なる場合には、アドレス変換部４４を参照しなが
ら、画像メモリ３ｏに第９図において示した要領で、各
仮想ページのデータを書込む。また、印刷の場合には、
そのデータを接続切換回路４５を介して印刷部５０に向
けて読出すよう構成されている。

印刷部５ｏは、第５図で説明したと同様の機構のプリン
トエンジンである。

く装置の動作〉 以上の構成の本発明の印刷装置は次のように動作する。

先ず、アドレス発生部４３から仮想ページのワードアド
レスが発生されると、画像メモリ書込み制御部４２は、
このワードアドレスのデータを仮想ページ６１からワー
ド単位（例えば８ビット単位）で読出す。次に、データ
判定部４１において得られた判定結果に基づき、その１
ワードのデータが空白データの場合には画像メモリ３０
への書込みを行なわず、有効データの場合には画像メモ
リ３０への書込みを行なう、このとき、アドレス発生部
４３から確定したワードアドレスが発生し、確定した書
込みデータがデータ判定部４１に入力していることを示
すストローブ信号が、アドレス発生部４３から出力され
る。これを受けて、画像メモリ書込み制御部４２はデー
タのアクセス処理終了の都度、次のワードアドレス及び
書込みデータを受入れることが可能となったことを示す
アクノリッジ信号をアドレス発生部４３に出力する。デ
ータ判定部４１が、有効データの判定をしているとき、
アドレス判定部８０は、直前にアクセスしたデータの仮
想ブロックアドレスと、今回アクセスしているデータの
仮想ブロックアドレスとが同一であるか、異なるかを判
定する。

読出されたデータが有効データであるという判定結果が
、データ判定部４１から画像メモリ書込み制御部４２に
入力され、かつ、アドレス発生部４３の発生した仮想ブ
ロックアドレスが、直前に発生した仮想ブロックアドレ
スと異なるという判定結果が、画像メモリ書込み制御部
４２に入力されると、画像メモリ書込み制御部４２は、
アドレス変換部４４のアドレス変換用メモリ４４ａを参
照する。

また、読出されたデータが有効データであるという判定
結果が、データ判定部４１から画像メモリ書込み制御部
４２に入力され、かつ、アドレス発生部４３の発生した
仮想ブロックアドレスが、直前に発生した仮想ブロック
アドレスと同一であるという判定結果が、画像メモリ書
込み制御部４２に入力されると、画像メモリ書込み制御
部４２は、アドレス変換部４４のアドレス変換用メモリ
４４ａを参照せずに、既に１つ前のアクセスの際にアド
レス変換部４４のアドレス変換用メモリ４４ａを参照し
て得られて、図示しない１／ジスタに記憶していた変換
済のブロックアドレスを使用する。

くアドレス変換部〉 第１Ｏ図に、アドレス変換部の詳細な動作説明図を示す
。

このアドレス変換用メモリ４４ａには、今、読出された
データを含むブロックが、空白ブロックが有効ブロック
かを示すマツピングフラグＴと、そのブロックを書込む
画像メモリ３０のブロックアドレスＲＭとが格納されて
いる。空白ブロックについても有効ブロックについても
、そのブロックを構成する最初の１ワ一ド分のデータを
画像メモリ３０に格納する場合、マツピングフラグは初
期値ゼロであり、画像メモリ３０のブロックアドレスＲ
Ｍも未定である。先に説明したように、何れのブロック
も１ワードずつ書込みを行なっていくが、有効データが
データ判定部４１に入力した時点で、マツピングフラグ
を１にする。アドレス変換部４４の画像メモリ３０のブ
ロックアドレスＲＭには、その時点で画像メモリ３０の
所定のブロックアドレスを書込み、次いでそのｌワード
分のデータを画像メモリ３０のそのブロックアドレスに
書込む。

その１ワ一ド分のデータに続く同一仮想ブロックに含ま
れるデータは、何れも同一の仮想ブロックアドレスとな
る。従って、アドレス判定部８０の出力に基づき、画像
メモリ書込み制御部４２は、レジスタに保持した画像メ
モリのブロックアドレスにワードアドレスの下位ビット
を付加して画像メモリへの書込み制御を行なう。

一方、画像メモリ３０の所定のブロックアドレスに、仮
想ページ６１の所定の有効ブロックに含まれる有効デー
タが書込まれると、アドレス変換部４４の空きブロック
指示用メモリ４４ｂには、その画像メモリ３０の各ブロ
ックアドレス毎に、どの仮想ページのデータが格納され
たかを識別するために、ページ識別フラグが書込まれる
。このページ識別フラグは、マツピングフラグと同様に
、マツピングされていれば１１マツピングされていなけ
ればゼロ、という内容のものである。

従って、画像メモリ３０の各ブロックアドレスについて
、ページ識別フラグが全てゼロの場合には、なにもマツ
ピングされていないブロックであることが分り、何れか
のページ識別フラグが１であれば既にマツピングされた
ブロックであることが分る。新たに有効ブロックを書込
むブロックアドレスを定める場合、この空きブロック指
示用メモリ４４ｂを参照する。

このようにして、第１図のアドレス発生部４３が１ペー
ジ分のアドレスを画像メモリ書込み制御部４２に供給す
ると、１ページ分の仮想ページの画像メモリ３０へのデ
ータ書込みが完了する。そして、続いて次の仮想ページ
のデータの書込みが行なわれる。

くデータ書込み動作〉 ここで、データの書込み動作について、より具体的に説
明を行なう。

先ず、１つのブロックの最初の１ワ一ド分のデータを書
込もうとすると、そのワードアドレスがアドレス発生部
４３から出力される。このワードアドレスの上位ビット
は仮想ブロックアドレスを構成し、下位ビットはブロッ
ク内アドレスを構成する。

その１ワードが、データ判定部４１において空白データ
と判定されると、このブロックが空白ブロックであろう
と有効ブロックであろうと、画像メモリ３０への書込み
は行なわれない。そして、次の１ワ一ド分のデータをア
クセスすると、仮想ブロックアドレスはそのままで、ブ
ロック内アドレスがインクリメントされる。

この１ワ一ド分のデータが再び空白データであれば、先
程と同様に、画像メモリ３０への書込みは行なわれない
、そして、何ワードかアクセスされた後、今度は有効デ
ータがアクセスされたとする。データ判定部４１は、有
効データであるという判定結果を、画像メモリ書込み制
御部４２に向けて出力する。

ここで、始めてアドレス変換部４４において、該当する
仮想ブロックアドレスのマツピングフラグがＯから１に
書き換えられる。そして、画像メモリ３０のそのデータ
を書込むべきブロックアドレスが決定される。これが、
アドレス変換用メモリ４４ａに書込まれる。このアドレ
ス変換により得られた画像メモリ３０のブロックアドレ
スが、先に説明したように、画像メモリ書込み制御部４
２内のレジスタ等に保存される。

尚、こうして画像メモリのブロックアドレスが決定され
た後、ワードアドレス中のブロック内アドレスに相当す
る下位ビットが、画像メモリ３０のブロックアドレスに
付加されて、画像メモリ３０への１ワ一ド分の有効デー
タの書込みに使用される。

仮想ページ６１のブロックから次のデータが読出された
場合、これが有効データであれば、その仮想ブロックア
ドレスを直前の仮想ブロックアドレスと比較する０両者
が一致した場合には、画像メモリ書込み制御部４２に保
存された画像メモリのブロックアドレスをそのまま使用
し、これに上記ブロック内アドレスを付加して、画像メ
モリに有効データを書込む。

その後、例えば、再び空白データがデータ判定部４１に
入力した場合、やはり書込みは行なわない。尚、書込み
を行なわない場合には、画像メモリ３ｏの対応するアド
レスのデータは、初期状態、即ち、空白データと同一内
容のデータとなっている。

こうして、１つのブロックの最後の１ワ一ド分のデータ
が読出されるまで、画像メモリ書込み制御部４２に保存
された画像メモリのブロックアドレスが使用される。即
ち、１つのブロックについては、アドレス変換用メモリ
４４ａの参照は１回だけで済むことになる。

尚、アドレス発生部４３が発生させるアドレスは順序が
規定されることはなく、シーケンシャルであっても、ラ
ンダムであっても問題はない。また、発生させるアドレ
スは、仮想ページの１ベ一ジ分全てでも、部分的でも問
題はない。

〈データ読出し動作〉 これらの書込みと並行して、既に書込まれたベージの印
刷を実行することができる。この場合には、先ず、第１
図のアドレス発生部４３が仮想ページ６１のラスタ一方
向順にワードアドレスを発生させる０画像メモリ書込み
制御部４２は、このワードアドレスの上位ビットである
仮想ブロックアドレスを基に、アドレス変換部４４のア
ドレス変換用メモリ４４　ａ　ｌ！！、参照する。

ここで、その仮想ブロックアドレスに対応するマツピン
グフラグＴが１であれば、それに対応する画像メモリ３
０のブロックアドレスＲＭを参照して、画像メモリ３０
からその有効ブロックに含まれる全てのデータを読出し
、接続切換回路４５を介して印刷部５０に印刷用データ
を出力する。

又、アドレス変換用メモリ４４ａを参照し、そのマツピ
ングフラグＴがゼロである場合には、画像メモリ書込み
制御部４２が自らその１ブロック分の空白データを生成
し、これを接続切換回路４５を介して印刷部５０に出力
する。

尚、アドレス発生部４３が発生させた仮想ブロックアド
レスに対して、アドレス判定部８ｏが、直前にアクセス
した仮想ブロックアドレスと比較判定し、書込みのとき
と同様に、画像メモリ書込み制御部４２による不要なア
ドレス変換の繰返しを防ぐ。

このような動作を、ｌブロック単位で順に実行すれば、
第９図に示したように、仮想ベージ６１上のイメージを
印刷出力として再生することができる。読出しが完了す
ると、その仮想ページのマツピングフラグＴと、ページ
識別フラグは全てゼロクリアされ、次の仮想ページの書
込みを可能にする。

く変形例〉 本発明は以上の実施例に限定されない。

アドレス変換部４４には、上記のように有効ブロックの
仮想ベージ６エ中での仮想ブロックアドレスと、有効ブ
ロックを書込んだ画像メモリ３０のブロックアドレスと
を対応付け、更に、仮想ページ中で有効ブロックと空白
ブロックとを識別するマツピングフラグを設け、又、画
像メモリに書込まれた有効ブロックの属する仮想ページ
を識別するページ識別フラグを設ければよい。

従って、第１図に示したように、アドレス変換用メモリ
４４ａと空きブロック指示用メモリ４４ｂとを、必ずし
も別々に設ける必要はない。

第１図には、アドレス変換部の変形例を示す。

このアドレス変換部は、仮想ブロックアドレスに対応し
て、ページ識別フラグＰＩ　、　Ｐ２Ｐｓ、Ｐａ　と、
マツピングフラグＴと、画像メモリブロックアドレスＲ
Ｍとをテーブル化して格納するようにしている。

ここでは、例えば画像メモリに４ページ分（通常の画像
の場合、多くて４ページ程度が限度だから）の仮想ペー
ジが格納されるものとして、アドレス変換部を構成して
いる。即ち、ページ識別フラグはＰ１〜Ｐ４までの４ビ
ツト、これにマツピングフラグＴを１ビツトと残り１１
ビツトのブロックアドレスＲＭが用意されている。

このようなテーブルをアドレス変換部４４のメモリに格
納しておけば、第１図において説明した処理が実行され
る。

このようにテーブルデータを１つにまとめると、コント
ロール信号の簡素化を図り、又、メモリ容量も少量化で
きるので、この回路の高集積化（ＬＳＩ化）も可能にな
る。又、マツピングフラグＴをコード化すれば、４ペー
ジ分のマツピングフラグを２ビツトで表示することもで
きる。

又、仮想ページの内容が更に簡単な場合には、より多く
の仮想ページの書込みが１ページ分の画像メモリ３０に
対して可能となる。

第１２図は、このように多数の仮想ページを書込む場合
のアドレス変換部の変形例を示す。

アドレス変換部のデータ幅は、第１図のものと同様１６
ビツトとし、ここではページ識別フラグＰ、〜Ｐｘを必
要なビット数取り、その次にマツピングフラグＴを１ビ
ット取って、ブロックアドレスＲＭを２つに分割し、次
の１６ビツトのデータを含めて１つのブロックアドレス
を表示するようにしている。この場合、仮想ブロックア
ドレスは１つおきに設定されることはいうまでもない。

このような方法によって、アドレス変換部４４自体の構
成を簡単にし、画像メモリ書込み制御部４２の動作を簡
潔にすることができる。

また、本発明は、印刷部の構成は電子写真のみならず、
サーマルプリンタ方式、ワイヤドツト方式等何れの方式
のものに適用してもよい。又、印刷制御部は、同様の機
能を持つ種々の回路に置換えて差し支えない。

（発明の効果） 以上説明した本発明の印刷装置によれば、比較的小容量
の例えば１ページ分程度の画像メモリを使用して、２ペ
ージ分以上の印刷用データを格納し、効率よくアドレス
変換を完了し、待ち時間等を挟まず高速で印刷処理が可
能になる。又、メモリ容量の減少により印刷装置の低価
格化を実現することができる。

【図面の簡単な説明】

第１図は本発明の印刷装置の実施例を示すブロック図、
第２図は従来の印刷装置のブロック図、第３図は従来の
画像メモリからの印刷出力の読出し制御を説明する概念
図、第４図は従来の画像メモリからの印刷出力の読出し
動作の具体例を説明する説明図、第５図はそのプリント
エンジンの動作説明図、第６図は従来の画像メモリの書
込み読出しタイミングを説明するタイムチャート、第７
図は従来の画像メモリの書込み動作を説明するタイムチ
ャート、第８図は望ましい画像メモリの書込み動作を説
明するタイムチャート、第９図は本発明の印刷装置の動
作原理を説明する説明図、第１０図は本発明の装置のア
ドレス変換部の詳細な動作説明図、第１１図及び第１２
図は本発明のアドレス変換部の変形例を示す説明図であ
る。 ３０・・・画像メモリ、４ｏ・・・印刷制御部、４１・
・・データ判定部、 ４２・・・画像メモリ書込み制御部、 ４３・・・アドレス発生部、 ４４・・・アドレス変換部、 ４４ａ・・・アドレス変換用メモリ、 ４４ｂ・・・空きブロック指示用メモリ、４５・・・接
続切換回路、５０・・・印刷部、６０・・・印刷用デー
タ、８ｏ・・・アドレス判定部、８０ａ・・・レジスタ
、８ｏｂ・・・比較器、６１・・・仮想ページ、６２・
・・ブロック、Ｔ・・・マツピングフラグ、 ＲＭ・・・画像メモリブロックアドレス、Ｐｔ、Ｐａ・
・Ｐ×・・・ページ識別フラグ。 特許出願人　沖電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 印刷用データを格納する画像メモリと、 この画像メモリに印刷用データを書込む印刷制御部と、 前記画像メモリから印刷用データを読出しながら印刷を
   行なう印刷部とを有し、 前記印刷制御部は、 印刷出力に対応させて仮想的に設定された１ページ分の
   画像から成る仮想ページを、複数のブロックに分割し、
   前記仮想ページの各ブロックに含まれるたデータが、空
   白データか有効データかを判定するデータ判定部と、 前記仮想ページ中の各ブロックのアドレスを仮想ブロッ
   クアドレスと呼ぶとき、アクセスしたデータの仮想ブロ
   ックアドレスが、その直前にアクセスしたデータの仮想
   ブロックアドレスと同一か異なるかを判定するアドレス
   判定部と、 前記データ判定部の判定結果に基づいて、前記有効デー
   タのみを選択して、前記画像メモリにデータの書込みを
   行なう画像メモリ書込み制御部と、 前記有効データの書込みがあった仮想ブロックアドレス
   と、前記有効データを書込んだ前記画像メモリのブロッ
   クアドレスとを対応付け、かつ、前記仮想ページ中で、
   前記有効データを含む有効ブロックと、前記空白データ
   のみから成る空白ブロックとを識別するマッピングフラ
   グと、前記画像メモリに書込まれた有効ブロックの属す
   る仮想ページを識別するページ識別フラグとを格納した
   アドレス変換部を設け、 前記画像メモリ書込み制御部は、 前記データをアクセスする場合、前記アドレス判定部の
   判定結果に基づき、 もし直前にアクセスしたデータの仮想ブロックアドレス
   が具なる場合には、前記アドレス変換部を参照してアド
   レス変換を行ない、 もし、直前にアクセスしたデータの仮想ブロックアドレ
   スが同一であるならば、前記直前のデータのアクセス時
   のアドレス変換結果を使用することを特徴とする印刷装
   置。