JPH02267623A - 可変同期回路

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(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

【発明の詳細な説明】〔産業上の利用分野〕本発明は可変同期回路に関する。

〔従来の技術〕

マイクロプロセッサやデジタルシグナルプロセッサでは
、処理能力の改善のために、同期信号に同期して動作す
るレジスタ複数個を使用して行なうパイプライン処理が
用いられる。

従来の同期回路について図面を参照して詳細に説明する
。

第７図は従来の同期回路の一例を示すブロック図である
。

第７図に示す同期回路は、組合せ回路１２，１４を同時
に動作させることができるため、信号処理能力は挿入し
たレジスタｌｌｂ、１３ｂ、１５ｂの数に比例して向上
する。

〔発明が解決しようとする課題〕

上述した従来の同期回路は、同期信号の位相が固定され
ているため、処理速度に応じてパイプライン段数を調整
したり、同期誤りの救済が図れないという欠点があった
。

〔課題を解決するための手段〕

本発明の可変同期回路は、（Ａ）同期信号と制御信号とにとづいて、前記同期信号
と同位相または逆位相の可変同期信号を出力する同期信
号制御回路、（Ｂ）前記可変同期信号にもとづいて、データ信号を記
憶、出力するレジスタ回路、とを含んで構成される。

〔作用〕

レジスタに供給する同期信号の位相を反転することによ
り、半周期具なるタイミングでデータをラッチできる。

これにより、動作速度に応じたタイミングの調整および
同期誤りが生じた時の救済を行なうことができる。

さらにレジスタをスルーにするモードを持たせることに
より、バイブライン段数を変えることができる。これに
より、動作速度に最適なパイプライン処理を行なえる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。

第１図に示す可変同期回路は、（Ａ）同期信号ａと制御信号すとにとづいて、同期信号
ａと同位相または逆位相の可変同期信号Ｃを出力する同
期信号制御回路１３、（Ｂ）可変同期信号Ｃにもとづいて、データ信号ｆを記
憶し、読出し信号ｇを出力するレジスタ回路１３、とを含んで構成される。

第２図は第１図に示す可変同期回路の詳細を示す回路図
である。

第３図は本発明を一使用例を示すブロック図である。

第４．５．６図は第３図に示す３段バイブライン・メモ
リシステムの動作を説明するためのタイムチャートであ
る。

制御信号を論理“０”′にすると、可変同期信号Ｃは同
期信号と同位相になる。この時の各レジスタのタイミン
グを第４図に示す。レジスタ１１１３．１５が１周期づ
つ異なるタイミングでデータを取り込み出力することに
より、３段パイプライン動作が行なえる。

制御信号を論理″１′′にすると、可変同期信号Ｃは同
期信号と逆位相になる。この時の各レジスタのタイミン
グを第５図にに示す。レジスタ１１とレジスタ１３と出
力タイミングは半周期ずれる。これにより、レジスタ１
１からレジスタ１５へのデータをうけわたしを確実に行
なえる。

レジスタ制御信号ｊを論理“１′にすると、レジスタを
通らずにデータが通過する。この時のレジスタの動作タ
イミングを第６図にに示す。レジスタ１３をデータが通
過するので、レジスタ１１の読み出し信号ｅをレジスタ
１５が次のタイミングでラッチし出力する。

これは、動作速度が２段バイブラインで充分処理できる
程度で、かつ同期誤りも生じない時に用いることができ
る。

〔発明の効果〕

本発明の可変同期回路は、極めて簡単な回路構成で、同
期信号の位相を調整できるという効果がある。

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す可変同期回路の詳細を示す回路図、第３図
は本発明を一使用例を示すブロック図、第４図、第５図
、第６図は第３図に示す３段パイプライン・メモリシス
テムの動作を説明するためのタイムチャート、第７図は
従来の一例を示すブロック図である。

１３・・・・・・レジスタ回路、１６・・・・・・同期
信号制御回路、ａ・・・・・・同期信号、ｂ・・・・・・制御信号、Ｃ
・・・・・・可変同期信号、ｆ・・・・・・データ信号
、ｇ・・・・・・読出し信号、ｊ・・・・・・レジスタ
制御信号。

代理人　弁理士　　内　原　　晋

【図面の簡単な説明】

第邑第函第う因第胆第膓第ワ図

【特許請求の範囲】（Ａ）同期信号と制御信号とにとづいて、前記同期信号
と同位相または逆位相の可変同期信号を出力する同期信
号制御回路、（Ｂ）前記可変同期信号にもとづいて、データ信号を記
憶、出力するレジスタ回路、とを含むことを特徴とする可変同期回路。