JPH02267648A - メモリアクセス誤り検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（既要〕 アクセス時間の異なるメモリを接続して、データの書込
み／読出しを行うプロセッサに制御される装置において
、該プロセッサが該メモリをアクセスする際のアクセス
時間の誤りを検出するメモリアクセス誤り検出方式に関
し、 プログラムのアクセス時間指定誤りを検出することを目
的とし、 互いにアクセス時間の異なる複数のメモリを接続し、該
メモリを選択するアドレスと、該メモリをイネーブルと
するチップセレクト信号を送出して該メモリをアクセス
するプロセッサにより制御される装置において、該アド
レスにより選択されるメモリに対応して予め定まるアク
セス時間を、該アドレスに基づき選択して送出する定数
送出手段と、該チップセレクト信号に基づき、該プロセ
ッサの該メモリに対するアクセス時間を測定する測定手
段と、該定数送出手段が送出するアクセス時間と該測定
手段の測定したアクセス時間とを比較する比較手段とを
設け、該定数送出手段が送出するアクセス時間と、該測
定手段の測定したアクセス時間とが不一致の場合、誤り
信号を送出する構成とする。

〔産業上の利用分野〕

本発明はアクセス時間の異なるメモリを接続して、デー
タの書込み／読出しを行うプロセッサに制御される装置
に係り、特に該プロセッサが該メモリをアクセスする際
のアクセス時間の誤りを検出するメモリアクセス誤り検
出方式に関する。

近年、情報化社会の発展に伴い各種の情報処理装置が開
発されて市場に提供されているが、アクセス時間の異な
るメモリを接続してデータの書込み／読出しを行うプロ
セッサに制御される装置がある。

即ち、例えば、３２ビツトのプロセッサによって制御さ
れる装置に、１回のアクセスで３２ビツトのデータの書
込み／読出しが行えるメモリＡと、１回のアクセスで１
６ビツトのデータの書込み／読出しが行えるメモリＢが
使用される場合、メモＩＪ　Ａに対してはアクセス時間
はクロックの１サイクル分で良いが、メモリＢに対する
アクセス時間はクロックの２サイクル分が必要である。

このような装置が出現したのは、メモリＡの記憶素子は
４個必要であるとすると、メモリＢの記憶素子は２個で
良いため、装置のハードウェアを共通にして、メモリを
使い分けるようにしているためである。

そして、このような装置には、プログラムによって、ア
クセス時間の異なるメモリに対するアクセス時間、即ち
、クロックのサイクル数を夫々指定することが出来るプ
ロセッサが開発された。

従って、このようなプロセッサを使用する場合は、プロ
グラムの指定するアクセス時間、即ち、クロックのサイ
クル数に誤りがあった場合、この誤りが検出されること
が必要である。

〔従来の技術〕

従来はアクセス時間が異なる複数のメモリが使用される
装置において、メモリに対するアドレスに対応して、メ
モリに対するアクセス時間がプログラムによって指定す
ることが出来るプロセッサが無かったため、プログラム
のアクセス時間の指定誤りを検出する方法は提供されて
いない。

〔発明が解決しようとする課題〕

前記の如く、アクセス時間の異なるメモリを使用する装
置において、メモリに対するアドレスに対応して、プロ
グラムによってメモリアクセス周期を変えるように指定
することが出来るプロセッサが開発されたが、このプロ
グラムの指示誤りを検出する方法が無いため、プログラ
ムのアクセス時間指定誤りを検出することが出来ないと
いう問題がある。

本発明はこのような問題点に鑑み、使用するメモリによ
って予め定まるアクセス時間と、プロセッサが送出する
アクセス時間とを比較することで、プログラムのアクセ
ス時間指定誤りを検出することを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

プロセッサ１は、アクセス時間の異なるメモリ２と３に
対し、アドレスを送出してメモリ２又は３を選択すると
共に、チップセレクト信号を送出して、選択したメモリ
２又は３をイネーブルとする。

この時、プロセッサ１が送出したアドレスは定数送出手
段４にも送出され、定数送出手段４は、このアドレスに
よって予め定められたアクセス時間を比較手段６に送出
する。

即ち、メモリ２が選択された場合、メモリ２のアクセス
時間は予め定まっているため、定数送出手段４は、この
アクセス時間を送出し、メモリ３が選択された場合、メ
モリ３のアクセス時間は予め定まっているため、定数送
出手段４は、このアクセス時間を送出する。

測定手段５は、プロセッサ１がチップセレクト信号を送
出したことにより起動し、クロック毎にカウントアツプ
して、その計数値を比較手段６に送出する。

プロセッサ１は選択したメモリ２又は３に対するアクセ
スが終了すると、チップセレクト信号の送出を停止する
。

比較手段６は測定手段５が送出している計数値、即ち、
プロセッサ１のメモリ２又は３に対するアクセス時間と
、定数送出手段４が送出しているアクセス時間を示す値
とを、クロック毎に比較しており、チップセレクト信号
の送出が停止した時に、不一致であった場合は端子Ａに
誤り信号を送出する。

〔作用〕

上記の如く構成することにより、比較手段６はプロセッ
サ１が選択したメモリ２又は３に対して、プログラムの
指示するアクセス時間に基づいて、正しい時間継続する
チップセレクト信号を送出したか否かを、測定手段５の
測定したチップセレクト信号の継続した時間を示す計数
値と、定数送出手段４が送出する予め定まるアクセス時
間とを比較することで判定することが出来る。

従って、プロセッサ１にアクセス時間を指示するプログ
ラムのアクセス時間指定に誤りがあったか否かを検出す
ることが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明するタイムチャートである
。

プロセッサ１には第３図クロック■とクロック■に示す
如き位相の異なるクロックが供給されて動作する。そし
て、第３図リセット信号に示す如く、リセット信号をカ
ウンタ１６とフリップフロップ１４に送出して、カウン
タ１６とフリップフロップ１４をリセットする。

プロセッサ１はプログラムの指示に従い、メモリ２又は
３をアクセスしてデータの書込み／読出しを行うため、
アドレスバスを経てメモリ２と３及びアドレスデコーダ
７とマルチプレクサ１０にアドレスを送出すると共に、
チップセレクト信号をアドレスデコーダ７とマルチプレ
クサ１５とＡＮＤ回路１３に送出する。

アドレスデコーダ７はプロセッサ１が送出したアドレス
をデコードして、このアドレスが指定するメモリ２又は
３にチップセレクト信号を送出する。従って、アドレス
で指定されたメモリ２又は３がイネーブルとなり、デー
タの続出しが可能となる。

プロセッサ１はデータの書込みを行う場合は、ライトイ
ネーブル信号をメモリ２と３に送出するため、この時は
、イネーブルとなったメモリ２又は３にデータを書込む
ことが出来る。

マルチプレクサ１０はプロセッサ１が送出するアドレス
により、メモリ２が選択されたとすると、例えば、メモ
リ２の予め定まるアクセス時間を示す定数が格納されて
いる定数送出回路８を選択し、定数送出回路８が送出す
る定数を比較回路１１に送出する。

又、マルチプレクサ１０はプロセッサ１が送出するアド
レスにより、メモリ３が選択されたとすると、メモリ３
の予め定まるアクセス時間を示す定数が格納されている
定数送出回路９を選択し、定数送出回路９が送出する定
数を比較回路１１に送出する。

一方マルチブレクサ１５はチップセレクト信号が入力さ
れない場合は、０”をカウンタ１６に送出しているため
、カウンタ１６はクロック■が入力される度に“０″を
計数している。ここで、マルチプレクサ１５にチップセ
レクト信号が入力されると、マルチプレクサ１５は＋１
回路１７が送出する値をカウンタ１６に送出する。

＋１回路１７はカウンタ１６の計数値に“１”を加えて
マルチプレクサ１５に送出しているため、カウンタ１６
はクロック■が入力される度に計数値をカウントアツプ
する。

カウンタ１６の計数値は比較回路１１に送出されている
ため、比較回路１１はマルチプレクサ１０が送出する定
数送出回路８又は９の定数と比較し、比較結果が一致す
れば正の論理値を、比較結果が不一致の時は負の論理値
をＮＯＴ回路１２に送出する。

プロセッサ１はプログラムが指示する命令を実行し、こ
の命令の実行が完了すると、命令実行完了を示す信号と
して同期信号をＡＮＤ回路１３に送出する。

第３図（ａ）はプロセッサ１が２サイクルでメモリ２又
は３をアクセスする場合を示す。

上記の如く、プロセッサ１は命令実行が完了すると、第
３図（ａ）の同期信号に示す如（、同期信号をＡＮＤ回
路１３に送出する。例えば、メモリ２をクロック■の２
サイクルでアクセスする場合、プロセンサ１はチップセ
レクト信号を第３図（ａ）のチップセレクト信号に示す
如く、同期信号■の立ち下がりから、同期信号■の立ち
下がりまでの間送出する。

そして、データの書込みを行う場合は、第３図（ａ）の
ライトイネーブル信号の実線で示す如く、ライトイネー
ブル信号をチップセレクト信号と同一タイミングで送出
し、データの読出しを行う場合は、点線で示す如く、ラ
イトイネーブル信号を送出しない。

カウンタ１６は第３図（ａ）のカウンタに示ず如く、マ
ルチプレクサ１５が“Ｏ″を送出している間は“０″を
計数しており、マルチプレクサ１５がチップセレクト信
号によって、＋１回路１７の出力を送出すると、＋１回
路１７がカウンタ１６の送出する°０″に＋１した”１
″を、クロック■が入力されると計数して、１”を比較
回路１１に送出する。

従って、プロセッサ１がクロック■の２サイクルでメモ
リ２をアクセスすると、カウンタ１６が“１”を比較回
路１１に送出した時、比較回路１１が、例えば定数送出
回路８の送出する定数をマルチプレクサ１０を経て受信
し、比較した結果をＮＯＴ回路１２に送出する。

従って、定数送出回路８が“１”を送出していれば、比
較回路１１は一致信号として正の論理値をＮＯＴ回路１
２に送出するため、ＮＯＴ回路１２は負の論理値をＡＮ
Ｄ回路１３に送出し、ＡＮＤ回路１３は、第３図（ａ）
に示す同期信号■とチップセレクト信号が正の論理値を
送出しても、負の論理値をフリップフロップ１４に送出
したままとなる。

従って、フリップフロップ１４はセットされず、端子Ａ
には誤り信号が送出されない。

しかし、定数送出回路８が“１”以外の値を送出してい
れば、比較回路１１はＮＯＴ回路１２に不一致信号とし
て負の論理値を送出するため、Ｎ。

Ｔ回路１２は正の論理値をＡＮＤ回路１３に送出する。

この時、ＡＮＤ回路１３には第３図（ａ）に示すチップ
セレクト信号と同期信号■が正の論理値として入力され
ているため、ＡＮＤ回路１３は論理積がとれ、正の論理
値をフリップフロップ１４に送出し、フリップフロップ
１４はクロック■に同期してセットされ、端子Ａに誤り
信号を送出する。

尚、第３図（ａ）の同期信号■■は、メモリ２又は３を
アクセスする以外の命令を実行し、その命令実行完了に
よって送出される同期信号を示す。

第３図Φ）はプロセッサ１が４サイクルでメモリ２又は
３をアクセスする場合を示す。

前記の如く、プロセッサ１は命令実行が完了すると、第
３図ら）の同期信号に示す如く、同期信号をＡＮＤ回路
１３に送出する。例えば、メモリ３をクロック■の４サ
イクルでアクセスする場合、プロセッサ１はチップセレ
クト信号を第３図（ｂ）のチップセレクト信号に示す如
く、同期信号■の立ち下がりから、同期信号■の立ち下
がりまでの間送出する。

そして、データの書込みを行う場合は、ライトイネーブ
ル信号を実線で示す如くチップセレクト信号と同一タイ
ミングで送出し、データの読出しを行う場合は、点線で
示す如く、ライトイネーブル信号は送出しない。

カウンタ１６は、第３図（１））のカウンタに示す如く
、マルチプレクサ１５が“Ｏ”を送出している間は“０
″を計数しており、マルチプレクサ１５がチップセレク
ト信号によって、＋１回路１７の出力を送出すると、カ
ウンタ１６が送出する値に、＋１回路１７が加える“１
″を計数して、“０＃から順次“１”、“２”、“３”
とクロック■が入力される度にカウントアツプして、こ
の計数値を比較回路１１に送出する。

従って、プロセッサ１がクロック■の４サイクルでメモ
リ３をアクセスすると、カウンタ１６が“３”を比較回
路１１に送出した時、比較回路１１が定数送出回路９の
送出する定数をマルチプレクサ１０を経て受信し、比較
した結果をＮＯＴ回路１２に送出する。

従って、定数送出回路９が“３”を送出していれば、比
較回路１１は一致信号として正の論理値をＮＯＴ回路１
２に送出するため、ＮＯＴ回織１ｚは負の論理値をＡＮ
Ｄ回路１３に送出し、ＡＮＤ回路１３は負の論理値をフ
リップフロップ１４に送出したままとなる。

従って、フリップフロップ１４はセットされず、端子Ａ
には誤り信号が送出されない。

しかし、定数送出回路９が“３″以外の値を送出してい
れば、比較回路１１はＮＯＴ回路１２に不−敗信号とし
て負の論理値を送出するため、Ｎ。

Ｔ回路１２は正の論理値をＡＮＤ回路１３に送出する。

この時、ＡＮＤ回路１３には第３図（ｂ）に示すチップ
セレクト信号と同期信号■が正の論理値として入力され
ているため、ＡＮＤ回路１３は論理積がとれ、正の論理
値をフリップフロップ１４に送出し、フリップフロップ
１４はクロック■に同期してセットされ、端子Ａに誤り
信号を送出する。

〔発明の効果〕

以上説明した如く、本発明はプロセッサにアクセス時間
を指示するプログラムのアクセス時間指定誤りを検出す
ることが出来るため、アクセス時間の異なるメモリを使
用する装置の信頼性を高めることが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明するタイムチャートである
。 図において、 １はプロセッサ、　　２，３はメモリ、４は定数送出手
段、　５は測定手段、 ６は比較手段、　　　　７はアドレスデコーダ、８．９
は定数送出回路、１０．１５はマルチプレクサ、１１は
比較回路、　　　１２はＮＯＴ回路、１３はＡＮＤ回路
、　　１４はフリップフロップ、１６はカウンタ、　　
　　１７は＋１回路である。 事２目

Claims (1)

1. 【特許請求の範囲】 互いにアクセス時間の異なる複数のメモリ（２）（３）
   を接続し、該メモリ（２）（３）を選択するアドレスと
   、該メモリ（２）（３）をイネーブルとするチップセレ
   クト信号を送出して、該メモリ（２）（３）をアクセス
   するプロセッサ（１）により制御される装置において、
   該アドレスにより選択されるメモリに対応して予め定ま
   るアクセス時間を、該アドレスに基づき選択して送出す
   る定数送出手段（４）と、 該チップセレクト信号に基づき、該プロセッサ（１）の
   該メモリに対するアクセス時間を測定する測定手段（５
   ）と、 該定数送出手段（４）が送出するアクセス時間と該測定
   手段（５）の測定したアクセス時間とを比較する比較手
   段（６）とを設け、 該定数送出手段（４）が送出するアクセス時間と、該測
   定手段（５）の測定したアクセス時間とが不一致の場合
   、誤り信号を送出することを特徴とするメモリアクセス
   誤り検出方式。