JPS6158049A - エラ−検出方式 - Google Patents
エラ−検出方式Info
- Publication number
- JPS6158049A JPS6158049A JP59158220A JP15822084A JPS6158049A JP S6158049 A JPS6158049 A JP S6158049A JP 59158220 A JP59158220 A JP 59158220A JP 15822084 A JP15822084 A JP 15822084A JP S6158049 A JPS6158049 A JP S6158049A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- parity check
- error
- register
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データを格納するレジスタを有する複数の装
置と前記複数の装置を制御する制御装置からなるシステ
ムに係り、特にパリティエラーが発生した該当レジスタ
を検出するエラー検出方式情報処理技術の発達に伴いマ
イクロプロセッサ（以下ＭＰＵと称する）等の制御のも
とにデータをレジスタ等に書込み記憶させたり、記憶し
たデータを読取ったりする機能構成を有するシステムが
一般的に多（実用化されている。
置と前記複数の装置を制御する制御装置からなるシステ
ムに係り、特にパリティエラーが発生した該当レジスタ
を検出するエラー検出方式情報処理技術の発達に伴いマ
イクロプロセッサ（以下ＭＰＵと称する）等の制御のも
とにデータをレジスタ等に書込み記憶させたり、記憶し
たデータを読取ったりする機能構成を有するシステムが
一般的に多（実用化されている。
上記のような情報処理シス、テム等で取り扱うデータに
エラーが発生した場合、従来はエラーが発生した時点で
はエラーの検出だけに止め、後刻エラー発生原因を究明
する場合が一般的であった。
エラーが発生した場合、従来はエラーが発生した時点で
はエラーの検出だけに止め、後刻エラー発生原因を究明
する場合が一般的であった。
そこで、エラーが発生した時点でエラー発生原因を簡易
な方法で容易にしかも迅速に究明出来る方式の実用化が
要望されていた。
な方法で容易にしかも迅速に究明出来る方式の実用化が
要望されていた。
データを格納するレジスタを有する複数の装置と、前記
複数の装置を制御する制御装置とで構成するシステムで
の従来のエラー検出方式を１図面を参照して説明する。
複数の装置を制御する制御装置とで構成するシステムで
の従来のエラー検出方式を１図面を参照して説明する。
第３図は従来のエラー検出方式を有するシステムのブロ
ックダイヤグラムを示す。尚図中において、ａはアドレ
スバス、ｂはデータバス、■は割込み信号（以下ＩＮＴ
信号と称する）、■はアドレス情報をそれぞれ示す。
ックダイヤグラムを示す。尚図中において、ａはアドレ
スバス、ｂはデータバス、■は割込み信号（以下ＩＮＴ
信号と称する）、■はアドレス情報をそれぞれ示す。
第３図で示す従来のエラー検出方式では、メモリ （Ｒ
ＯＭ ） ５に格納しているマイクロプロセッサ（以
下肝υと称する）１の動作プログラム制御によりメモリ
（ＲＡ？Ｉ ’） ６に格納しているデータを取出し
、アドレスバスａ上に出力した信号をアドレスデコーダ
３で変換して、複数の被制御装置４ａ〜４ｄ内のレジス
タ４ａ′〜４ｄ’のうちの１つを指定制御するアドレス
情報■を出力し、アドレス情報■で指定された例えばレ
ジスタ４ａ′は、データバスｂ上に記憶しているデータ
を出力する。
ＯＭ ） ５に格納しているマイクロプロセッサ（以
下肝υと称する）１の動作プログラム制御によりメモリ
（ＲＡ？Ｉ ’） ６に格納しているデータを取出し
、アドレスバスａ上に出力した信号をアドレスデコーダ
３で変換して、複数の被制御装置４ａ〜４ｄ内のレジス
タ４ａ′〜４ｄ’のうちの１つを指定制御するアドレス
情報■を出力し、アドレス情報■で指定された例えばレ
ジスタ４ａ′は、データバスｂ上に記憶しているデータ
を出力する。
パリティチェック回路２はデータバスｂ上に出力された
データをチェックし、もしパリティエラーが検出される
と、 ＩＮＴ信号信号骨’１ＰＵ１に出力する。
データをチェックし、もしパリティエラーが検出される
と、 ＩＮＴ信号信号骨’１ＰＵ１に出力する。
ＩＮＴ信号信号骨けたＭＰ［１１は、直ちに割り込みル
ーチンを実行するが、パリティエラーを発生したレジス
タ４ａ′を判定するためには、一般割り込みルーチン実
行時にセーブされるインストラクションポインタあ値と
、 ＭＰＵＩのプログラム（例えば。
ーチンを実行するが、パリティエラーを発生したレジス
タ４ａ′を判定するためには、一般割り込みルーチン実
行時にセーブされるインストラクションポインタあ値と
、 ＭＰＵＩのプログラム（例えば。
アセンブルリスト）を使って解析を行い、エラーを発生
したレジスタ４ａ’を決定する。
したレジスタ４ａ’を決定する。
上述のような従来のエラー検出方式は、エラーを発生し
たレジスタ４ａ’〜４ｄ’を決定するために。
たレジスタ４ａ’〜４ｄ’を決定するために。
面倒なＭＰＵＩのプログラム解析を行わなければエラー
原因が究明出来ないし、更にプログラムの最新のアセン
ブルリストが整備されてなければ解析すら不可能である
。
原因が究明出来ないし、更にプログラムの最新のアセン
ブルリストが整備されてなければ解析すら不可能である
。
又高速クロックのバスａ、ｂに接続される肝υ１を使用
する場合、高速なパリティチェック回路２を使用しなけ
ればエラー発生中のインストラクションポインタの値を
正確に得ることが出来ないと言う問題点があった。
する場合、高速なパリティチェック回路２を使用しなけ
ればエラー発生中のインストラクションポインタの値を
正確に得ることが出来ないと言う問題点があった。
Ｃ問題点を解決するための手段〕
本発明は、上記問題点を解消した新規なエラー検出方式
を実現することを目的とするものであり。
を実現することを目的とするものであり。
該問題点は、制御装置により該レジスタ回路へのデータ
書込み／読取り制御のためのアドレス情報をランチする
手段を設け、データ読取り制御により読取ったデータに
エラーが発生した場合、前記制御装置は前記手段の出力
情報と、前記パリティチェック回路の出力情報とで、エ
ラーが発生している該レジスタ回路を検出決定する本発
明によるエラー検出方式にて解決される。
書込み／読取り制御のためのアドレス情報をランチする
手段を設け、データ読取り制御により読取ったデータに
エラーが発生した場合、前記制御装置は前記手段の出力
情報と、前記パリティチェック回路の出力情報とで、エ
ラーが発生している該レジスタ回路を検出決定する本発
明によるエラー検出方式にて解決される。
［作用〕
即ぢ、制御装置（ＭＰＩＪ ）により複数の装置内レジ
スタ回路をセレクトするアドレス情報をラッチする回路
を設け、前記アドレス情報をラッチするタイミングとし
て、データリード時のタイミングを使用することにより
、高速のパリティチェック回路を必要とせず、しかも容
易にパリティエラー発生のレジスタ回路を決定すること
が出来る。
スタ回路をセレクトするアドレス情報をラッチする回路
を設け、前記アドレス情報をラッチするタイミングとし
て、データリード時のタイミングを使用することにより
、高速のパリティチェック回路を必要とせず、しかも容
易にパリティエラー発生のレジスタ回路を決定すること
が出来る。
向上記のような本発明は、特にソフトウェア制御のシス
テム開発や、プログラムのデバッグ時Ｇこ有効である。
テム開発や、プログラムのデバッグ時Ｇこ有効である。
以下本発明の要旨を第１図に示す実施例により具体的に
説明する。
説明する。
第１図は本発明に係るエラー検出方式の一実施例を有す
るシステムのブロックダイヤグラム、第２図はラッチ回
路の動作タイミングをそれぞれ示す。
るシステムのブロックダイヤグラム、第２図はラッチ回
路の動作タイミングをそれぞれ示す。
尚図中において、■はデータリード信号（ＲＤ倍信号、
■はゲート信号、■はランチ回路の出力信号をそれぞれ
示し、又全図を通じて同一記号は同一対象物及び内容を
示す。
■はゲート信号、■はランチ回路の出力信号をそれぞれ
示し、又全図を通じて同一記号は同一対象物及び内容を
示す。
本実施例は、 ＭＰＵＩからバスａに出力された信号を
アドレスデコーダ３で変換し、出力したアドレス情報■
により、所定のレジスタ回路４が選択される。
アドレスデコーダ３で変換し、出力したアドレス情報■
により、所定のレジスタ回路４が選択される。
次に、所定のレジスタ回路４に対するＲＯ信号■力旬Ｐ
ＵＩより発せられた時点で所定のレジスタ回路。
ＵＩより発せられた時点で所定のレジスタ回路。
例えばレジスタ回路４ａを選択したアドレス情ｆｌｕ■
をラッチ回路９でラッチすると共に、レジスタ回路４ａ
のデータ読取りが開始される。
をラッチ回路９でラッチすると共に、レジスタ回路４ａ
のデータ読取りが開始される。
尚ラッチ回路９には、 ＭＰＵＩからのＲＤ信信号色。
パリティチェック回路２からのエラー検出信号■（ＩＮ
Ｔ信号信号炉のＮＡＮＤを取って得られたゲート信号■
によりアドレス情報■がラッチされる。
Ｔ信号信号炉のＮＡＮＤを取って得られたゲート信号■
によりアドレス情報■がラッチされる。
データバスｂ上に出力された読取りデータにもしエラー
があった場合は、 ＭＰＵＩはパリティチェック回路２
からのＩＮＴ信号（最優先割込み）■によりエラー処理
ルーチンの実行を開始する。尚ラッチ回路９にラッチさ
れたアドレス情報はエラー検出信号■（ＩＮＴ信号信号
炉リセットされるまで保持されている。
があった場合は、 ＭＰＵＩはパリティチェック回路２
からのＩＮＴ信号（最優先割込み）■によりエラー処理
ルーチンの実行を開始する。尚ラッチ回路９にラッチさ
れたアドレス情報はエラー検出信号■（ＩＮＴ信号信号
炉リセットされるまで保持されている。
エラー検出信号■（ＩＮＴ信号信号炉ＭＰＵＩのＲＤ信
号■の立上がり後直ちに出力される必要はなく。
号■の立上がり後直ちに出力される必要はなく。
次のデータバスサイクルが開始されるまででよい。即ち
、高速なデータバスサイクルで動作するＭＰＵＩに対し
て、比較的低速なパリティチェック回路２を使用しても
２本発明の目的は達せられることになる。尚第２図にこ
の関連の動作タイミングを示す。
、高速なデータバスサイクルで動作するＭＰＵＩに対し
て、比較的低速なパリティチェック回路２を使用しても
２本発明の目的は達せられることになる。尚第２図にこ
の関連の動作タイミングを示す。
本実施例のエラー検出対象は、レジスタ４ａ’〜４ｂ’
に限定されるものではなく、第１図、第３図に示すＭＰ
ＵＩのメモリ５，６のエラーを検出することも可能であ
る。
に限定されるものではなく、第１図、第３図に示すＭＰ
ＵＩのメモリ５，６のエラーを検出することも可能であ
る。
以上のような本発明によれば、高速のパリティチェック
回路を必要とせず、又アセンブルリストを解析すること
なく、迅速に容易にエラーが発生したレジスタ回路を決
定することが出来る。
回路を必要とせず、又アセンブルリストを解析すること
なく、迅速に容易にエラーが発生したレジスタ回路を決
定することが出来る。
第１図は本発明に係るエラー検出方式の一実施例を有す
るシステムのブロックダイヤグラム。 第２図はラッチ回路の動作タイミング。 第３図は従来のエラー検出方式を有するシステムのブロ
ックダイヤグラム。 をそれぞれ示す。 図において。 １は１ＩＩｐｕ。 ２はパリティチェック回路。 ３はアドレスデコーダ回路。 ４ａ′〜４ｂ’はレジスタ回路。 ５はメモリ （ＲＯＭ ’） 、 ６はメモリ （
ＲＡＭ ） 。 ７はＮＡＮＤ回路、 ８は出力ゲート回路。 ９はラッチ回路。 をそれぞれ示す。
るシステムのブロックダイヤグラム。 第２図はラッチ回路の動作タイミング。 第３図は従来のエラー検出方式を有するシステムのブロ
ックダイヤグラム。 をそれぞれ示す。 図において。 １は１ＩＩｐｕ。 ２はパリティチェック回路。 ３はアドレスデコーダ回路。 ４ａ′〜４ｂ’はレジスタ回路。 ５はメモリ （ＲＯＭ ’） 、 ６はメモリ （
ＲＡＭ ） 。 ７はＮＡＮＤ回路、 ８は出力ゲート回路。 ９はラッチ回路。 をそれぞれ示す。
Claims (1)
- データを格納するレジスタ回路を有する複数の装置と、
前記レジスタ回路から読取られるデータのパリティエラ
ーをチェックするパリティチェック回路を有し、前記複
数の装置を制御する制御装置からなるシステムにおいて
、前記制御装置により該レジスタ回路へのデータ書込み
／読取り制御のためのアドレス情報をラッチする手段を
設け、データ読取り制御により読取ったデータにエラー
が発生した場合、前記制御装置は前記手段の出力情報と
、前記パリティチェック回路の出力情報とで、エラーが
発生している該レジスタ回路を検出決定することを特徴
とするエラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59158220A JPS6158049A (ja) | 1984-07-28 | 1984-07-28 | エラ−検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59158220A JPS6158049A (ja) | 1984-07-28 | 1984-07-28 | エラ−検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158049A true JPS6158049A (ja) | 1986-03-25 |
Family
ID=15666904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59158220A Pending JPS6158049A (ja) | 1984-07-28 | 1984-07-28 | エラ−検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6332637A (ja) * | 1986-07-26 | 1988-02-12 | Nec Corp | 情報処理装置 |
| US5541866A (en) * | 1991-11-28 | 1996-07-30 | Kabushiki Kaisha Kenwood | Device for correcting frequency characteristic of sound field |
-
1984
- 1984-07-28 JP JP59158220A patent/JPS6158049A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6332637A (ja) * | 1986-07-26 | 1988-02-12 | Nec Corp | 情報処理装置 |
| US5541866A (en) * | 1991-11-28 | 1996-07-30 | Kabushiki Kaisha Kenwood | Device for correcting frequency characteristic of sound field |
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