JPH02267952A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02267952A JPH02267952A JP8900689A JP8900689A JPH02267952A JP H02267952 A JPH02267952 A JP H02267952A JP 8900689 A JP8900689 A JP 8900689A JP 8900689 A JP8900689 A JP 8900689A JP H02267952 A JPH02267952 A JP H02267952A
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- Japan
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- semiconductor
- insulating film
- semiconductor device
- concave
- manufacturing
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- Pending
Links
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- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置の製造方法に係り、新らしい誘電体
分離法の形成方法に関する。
分離法の形成方法に関する。
〔従来の技術］
従来、半導体基板の平面状表面から酸素又は窒素イオン
打込みにより平面状に絶縁膜を埋め込ん［発明が解決し
ようとする課題］ しかし、上記従来技術によると必ずしも半導体集積回路
装置の集檀度を向上する事ができないと云う課題が有っ
た。
打込みにより平面状に絶縁膜を埋め込ん［発明が解決し
ようとする課題］ しかし、上記従来技術によると必ずしも半導体集積回路
装置の集檀度を向上する事ができないと云う課題が有っ
た。
本発明はかかる従来技術の課題を解決し、半導体基板表
面からイオン打ち込みにより絶縁膜を埋め込んで形成す
る方法に関し、新らしい方法を提供する事を目的とする
。
面からイオン打ち込みにより絶縁膜を埋め込んで形成す
る方法に関し、新らしい方法を提供する事を目的とする
。
［課題を解決するための手段］
上記課題を解決するために本発明は、半導体装置の製造
方法に関し、半導体基板表面に凹又は凸形状処理を施し
、該凹又は凸形状処理した半導体基板表面から酸素又は
窒素イオン等の打込み処理を施して、凹又は凸状に絶縁
膜を埋め込んで形成する手段を取る事を基本とする。
方法に関し、半導体基板表面に凹又は凸形状処理を施し
、該凹又は凸形状処理した半導体基板表面から酸素又は
窒素イオン等の打込み処理を施して、凹又は凸状に絶縁
膜を埋め込んで形成する手段を取る事を基本とする。
［実施例］
以下実施例により本発明を詳述する。
第１図及び第２図は本発明の実施例を示す半導体装置の
要部製造工程での断面図である。
要部製造工程での断面図である。
第１図では、半導体基板１の表面からホト・エツチング
法により溝部４が凹状に形成され、該凹状部を含む表面
から酸素イオン等のイオン打ち込み処理を施して、絶縁
膜２を凹状に半導体膜３を表面に残して埋込んで形成し
て成る。本例の応用としては、例えば溝部４と平面部を
含む表面にゲート酸化膜とゲート電極等を形成してＭＯ
３型ＦＥＴと成し、溝部をトレンチ・キャパシタとして
用いて集積度の向上を計ったり、溝部をトレンチ・ゲー
トとして用いてこれ又集積度の向上を計ったり、更には
溝部４に形成された能動又は非能動素子と平面部に形成
された能動又は非能動素子とを半導体膜６に形成された
拡散層にて繋ぎ、集積度の向上を計ることもできる。
法により溝部４が凹状に形成され、該凹状部を含む表面
から酸素イオン等のイオン打ち込み処理を施して、絶縁
膜２を凹状に半導体膜３を表面に残して埋込んで形成し
て成る。本例の応用としては、例えば溝部４と平面部を
含む表面にゲート酸化膜とゲート電極等を形成してＭＯ
３型ＦＥＴと成し、溝部をトレンチ・キャパシタとして
用いて集積度の向上を計ったり、溝部をトレンチ・ゲー
トとして用いてこれ又集積度の向上を計ったり、更には
溝部４に形成された能動又は非能動素子と平面部に形成
された能動又は非能動素子とを半導体膜６に形成された
拡散層にて繋ぎ、集積度の向上を計ることもできる。
第２図では、半導体基板１１の表面にフィールド絶縁膜
１３を凸状に形成した表面から酸素イオン等を打ち込ん
で、絶縁膜１２を完全誘電体分離形に構成し、誘電体分
離された半導体島１４を形成し、該半導体島１４にはＭ
Ｏ８型ＩＦＫＴ等の能動素子や非能動素子等が誘電体分
離されて高集噴度に形成する事ができる。尚、半導体島
１４が予じめエピタキシャル成長処理によりフィルド絶
縁膜１３の平面と同−平面に迄育成されていても本発明
が適用される事は云うまでもな（、更には、半導体島１
４と成るべきところに予じめ能動素子や非能動素子を形
成して置いてから酸素イオン等のイオン打込み等により
絶縁膜１２等を形成しても′良い事は第１図の実施例共
々云うまでもない。
１３を凸状に形成した表面から酸素イオン等を打ち込ん
で、絶縁膜１２を完全誘電体分離形に構成し、誘電体分
離された半導体島１４を形成し、該半導体島１４にはＭ
Ｏ８型ＩＦＫＴ等の能動素子や非能動素子等が誘電体分
離されて高集噴度に形成する事ができる。尚、半導体島
１４が予じめエピタキシャル成長処理によりフィルド絶
縁膜１３の平面と同−平面に迄育成されていても本発明
が適用される事は云うまでもな（、更には、半導体島１
４と成るべきところに予じめ能動素子や非能動素子を形
成して置いてから酸素イオン等のイオン打込み等により
絶縁膜１２等を形成しても′良い事は第１図の実施例共
々云うまでもない。
［発明の効果］
本発明により半導体基板表面に絶縁膜を埋め込んで形成
する半導体集積回路装置の一層の集積度向上を計る事が
できる効果がある。
する半導体集積回路装置の一層の集積度向上を計る事が
できる効果がある。
第１図及び第２図は本発明の実施例を示す半導体装置の
要部製造工程での断面図である。 １．１１・・・・・・・・・半導体基板２．１２・・・
・・・・・・絶縁膜 ３・・・・・・・・・・・・・・・・・・半導体膜４・
・・・・・・・・・・・・・・・・・溝部１３・・・・
・・・・・・・・・・・フィルド絶縁膜１４・・・・・
・・・・・・・・・半導体膜島以上
要部製造工程での断面図である。 １．１１・・・・・・・・・半導体基板２．１２・・・
・・・・・・絶縁膜 ３・・・・・・・・・・・・・・・・・・半導体膜４・
・・・・・・・・・・・・・・・・・溝部１３・・・・
・・・・・・・・・・・フィルド絶縁膜１４・・・・・
・・・・・・・・・半導体膜島以上
Claims (1)
- 半導体基板表面には凹又は凸形状処理が施され、該凹又
は凸形状処理された前記半導体基板表面から酸素又は窒
素イオン打込みにより凹又は凸形状に絶縁膜を埋め込ん
で形成する事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8900689A JPH02267952A (ja) | 1989-04-08 | 1989-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8900689A JPH02267952A (ja) | 1989-04-08 | 1989-04-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02267952A true JPH02267952A (ja) | 1990-11-01 |
Family
ID=13958760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8900689A Pending JPH02267952A (ja) | 1989-04-08 | 1989-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02267952A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372950A (en) * | 1991-05-18 | 1994-12-13 | Samsung Electronics Co., Ltd. | Method for forming isolation regions in a semiconductor memory device |
| JP2007142134A (ja) * | 2005-11-18 | 2007-06-07 | Sumco Corp | Ｓｏｉ基板の製造方法 |
-
1989
- 1989-04-08 JP JP8900689A patent/JPH02267952A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372950A (en) * | 1991-05-18 | 1994-12-13 | Samsung Electronics Co., Ltd. | Method for forming isolation regions in a semiconductor memory device |
| JP2007142134A (ja) * | 2005-11-18 | 2007-06-07 | Sumco Corp | Ｓｏｉ基板の製造方法 |
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