JPS60245309A - トランジスタのベ−ス駆動回路 - Google Patents
トランジスタのベ−ス駆動回路Info
- Publication number
- JPS60245309A JPS60245309A JP59101254A JP10125484A JPS60245309A JP S60245309 A JPS60245309 A JP S60245309A JP 59101254 A JP59101254 A JP 59101254A JP 10125484 A JP10125484 A JP 10125484A JP S60245309 A JPS60245309 A JP S60245309A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- current
- collector
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は消費電力が少なくてすみ、かつ信頼性の高い
トランジスタのベース駆動回路に関するものである。
トランジスタのベース駆動回路に関するものである。
第１図は従来のトランジスタのベース駆動回路を、示す
回路図である。同図において、１は第１直流電圧源、２
はこの第１直流電圧源１に直列に接続された第２直流電
圧源、３は一端が上記第１直流電圧源１の正電極に接続
された抵抗、４は第１入力端子、５は第２入力端子、６
はコレクタが抵抗３の他端に接続され、ベースが第１入
力端子４に接続され、エミッタがノード７に接続された
第１トランジスタ、８はコレクタがノード７に接続され
、ペースが第２入力端子５に接続され、エミッタが上記
第２直流電源２の負電極に接続された第２トランジスタ
、９はコレクタが主回路の負荷１０の一端に接続され、
ベースがノード７に接続され、エミッタがノード１１に
接続された主回路の被駆動トランジスタ、１２は正電極
が負荷１０の他端に接続され、負電極がノード１１に接
続された主回路の直流電源である。
回路図である。同図において、１は第１直流電圧源、２
はこの第１直流電圧源１に直列に接続された第２直流電
圧源、３は一端が上記第１直流電圧源１の正電極に接続
された抵抗、４は第１入力端子、５は第２入力端子、６
はコレクタが抵抗３の他端に接続され、ベースが第１入
力端子４に接続され、エミッタがノード７に接続された
第１トランジスタ、８はコレクタがノード７に接続され
、ペースが第２入力端子５に接続され、エミッタが上記
第２直流電源２の負電極に接続された第２トランジスタ
、９はコレクタが主回路の負荷１０の一端に接続され、
ベースがノード７に接続され、エミッタがノード１１に
接続された主回路の被駆動トランジスタ、１２は正電極
が負荷１０の他端に接続され、負電極がノード１１に接
続された主回路の直流電源である。
なお、第２図（ａ）において、実線で示す波形ＬＸは被
駆動トランジスタ９のコレクタ電流を示し、点線で示す
波形Ｌｓは被駆動トランジスタ９のコレクタ・エミッタ
間電圧を示し、第２図Φ）Ｆｉ被駆動トランジスタ９０
ベース亀流Ｌｇの波形を示す。
駆動トランジスタ９のコレクタ電流を示し、点線で示す
波形Ｌｓは被駆動トランジスタ９のコレクタ・エミッタ
間電圧を示し、第２図Φ）Ｆｉ被駆動トランジスタ９０
ベース亀流Ｌｇの波形を示す。
次に、上記構成に係るトランジスタのペース駆動回路の
動作について説明する。まず、第１入力端子４に駆動信
号が入力すると、この駆動信号が第１トランジスタ６の
ベースに印加し、この第１トランジスタ６が導通状態に
なる。そして、この第１トランジスタ６の導通によシ、
被駆動トランジスタ９が導通状態になシ、主回路の負荷
１ｏを駆動することができる。逆に、第１入力端子４に
遮断信号が入力し、第２入力端子５に導通信号が入力す
ると、この第２トランジスタ８が導通状態になる。そし
て、この第２トランジスタ８の導通によシ、被駆動トラ
ンジスタ９が遮断状態になシ、主回路の負荷１０へ流れ
ている電流を遮断することができる。
動作について説明する。まず、第１入力端子４に駆動信
号が入力すると、この駆動信号が第１トランジスタ６の
ベースに印加し、この第１トランジスタ６が導通状態に
なる。そして、この第１トランジスタ６の導通によシ、
被駆動トランジスタ９が導通状態になシ、主回路の負荷
１ｏを駆動することができる。逆に、第１入力端子４に
遮断信号が入力し、第２入力端子５に導通信号が入力す
ると、この第２トランジスタ８が導通状態になる。そし
て、この第２トランジスタ８の導通によシ、被駆動トラ
ンジスタ９が遮断状態になシ、主回路の負荷１０へ流れ
ている電流を遮断することができる。
しかしながら、従来のトランジスタのベース駆動回路は
被駆動トランジスタ９に順電流を供給するための第１直
流電源１および被駆動トランジスタ９を遮断させるとき
にベースに逆バイアスを与えるための第２直流電源２を
必要とする。また、ベース順電流が定電流であるため、
主回路の負荷１０が短絡事故などで被駆動トランジスタ
８に短絡電流が流れたときにはその短絡保傾が非常に困
難になるなどの欠点があった。
被駆動トランジスタ９に順電流を供給するための第１直
流電源１および被駆動トランジスタ９を遮断させるとき
にベースに逆バイアスを与えるための第２直流電源２を
必要とする。また、ベース順電流が定電流であるため、
主回路の負荷１０が短絡事故などで被駆動トランジスタ
８に短絡電流が流れたときにはその短絡保傾が非常に困
難になるなどの欠点があった。
したがって、この発明の目的は１個の直流電源によシ被
駆動トランジスタ９に順電流を供給することができ、し
かも短絡電流を瞬時にしゃ断するかあるいは抑制するこ
とによシ、短絡保護を可能にしたトランジスタのベース
駆動回路を提供するものである。
駆動トランジスタ９に順電流を供給することができ、し
かも短絡電流を瞬時にしゃ断するかあるいは抑制するこ
とによシ、短絡保護を可能にしたトランジスタのベース
駆動回路を提供するものである。
このような目的を達成するため、この発明は、主回路の
駆動トランジスタのベース端子に順方同右よび逆方向に
交互に電流を流すことができるトランジスタのベース駆
動回路において、１個の直流電圧源と、この直流電圧源
の正電極側に抵抗を通してコレクタが接続された第１ト
ランジスタと、この第１トランジスタのエミッタにコレ
クタが接続され、エミッタが上記直流電圧源の負電極側
に接続された第２トランジスタと、上記第１トランジス
タのコレクタと上記第２トランジスタのベースとの間に
接続された定電圧素子と、互いに直列に接続されるとと
もに上記被駆動トランジスタのコレクタ・エミッタ間に
並列に接続され、直列接続された抵抗の接続点と上記第
１トランジスタのコレクタとが接続された２個の抵抗と
を備えるものであシ、以下実施例を用いて詳細に説明す
る。
駆動トランジスタのベース端子に順方同右よび逆方向に
交互に電流を流すことができるトランジスタのベース駆
動回路において、１個の直流電圧源と、この直流電圧源
の正電極側に抵抗を通してコレクタが接続された第１ト
ランジスタと、この第１トランジスタのエミッタにコレ
クタが接続され、エミッタが上記直流電圧源の負電極側
に接続された第２トランジスタと、上記第１トランジス
タのコレクタと上記第２トランジスタのベースとの間に
接続された定電圧素子と、互いに直列に接続されるとと
もに上記被駆動トランジスタのコレクタ・エミッタ間に
並列に接続され、直列接続された抵抗の接続点と上記第
１トランジスタのコレクタとが接続された２個の抵抗と
を備えるものであシ、以下実施例を用いて詳細に説明す
る。
第３図はこの発明に係るトランジスタのベース駆動回路
の一実施例を示す回路図である。同図において、１３は
アノードが第１トランジスタ６のコレクタに接続され、
カソードがノード１４に接続されたダイオード、１５は
カソードがノード１４に接続され、アノードが第２トラ
ンジスタ８のベースに接続されたツェナーダイオード、
１６は一端がこの第２トランジスタ８のベースに接続さ
れ、他端がノード１１に接続された抵抗、１７は一端が
被駆動トランジスタ９のコレクタに接続され、他端がノ
ード１４に接続された抵抗、１８は一方の電極が被駆動
トランジスタ９のコレクタに接続され、他方の電極がノ
ード１４に接続されたコンデンサ、１９は一端がノード
１４に接続され、他端がノード１１に接続された抵抗で
ある。
の一実施例を示す回路図である。同図において、１３は
アノードが第１トランジスタ６のコレクタに接続され、
カソードがノード１４に接続されたダイオード、１５は
カソードがノード１４に接続され、アノードが第２トラ
ンジスタ８のベースに接続されたツェナーダイオード、
１６は一端がこの第２トランジスタ８のベースに接続さ
れ、他端がノード１１に接続された抵抗、１７は一端が
被駆動トランジスタ９のコレクタに接続され、他端がノ
ード１４に接続された抵抗、１８は一方の電極が被駆動
トランジスタ９のコレクタに接続され、他方の電極がノ
ード１４に接続されたコンデンサ、１９は一端がノード
１４に接続され、他端がノード１１に接続された抵抗で
ある。
なお、上記直列に接続された抵抗１１および１９は上記
被駆動トランジスタ９のコレクタ・エミッタ間に接続さ
れ、電圧分圧回路を構成する。
被駆動トランジスタ９のコレクタ・エミッタ間に接続さ
れ、電圧分圧回路を構成する。
次に、上記構成によるトランジスタのベース駆動回路の
動作について説明する。まｆ、ｉ１人カ端子４に駆動信
号が入力すると、この駆動信号は第１トランジスタ６の
ベースに印加するため、この第１トランジスタ６が導通
状態になる。したがって、被駆動トランジスタ９のベー
スには第１直流電源１力１ら抵抗３、この導通状態の第
１トランジスタ６のコレクタ・エミッタを介してペース
膚電流が流れ、この被駆動トランジスタ９が導通状態に
なる。このため、主回路の負荷１ｏを駆動することがで
きる。逆に、第１入力端子４に遮断信号が入力すると、
第１トランジスタ６のベース電流がしゃ断される。この
ため、第１トランジスタ６のコレクタ電位が上昇し、第
１直流電源１から抵抗３．ダイオード１３．ツェナーダ
イオード１５を通して第２トランジスタ８のベースに順
電流が流れる。このため、第２トランジスタ８力′（導
通状態になυ、被駆動トランジスタ９のベース電位がほ
ぼエミッタ電位まで下げられる。このとき、第１トラン
ジスタ６は遮断状態になシ、被駆動トランジスタ９はベ
ース逆電流が流れる。このため、この被駆動トランジス
タ９は遮断状態になる。このように、第１トランジスタ
６のベース信号の有無によシ、被駆動トランジスタ９の
導通状態あるいは遮断状態が選択される。一方、被駆動
トランジスタ９のコレクタ・エミッタ間に接続された抵
抗１７および１９の直列接続による電圧分圧回路によ如
、この被駆動トランジスタ９に短絡電流が流れたときに
、この被駆動トランジスタ９のコレクタ・エミッタ間の
電圧が上昇し、この電圧に比例した電圧が、ツェナーダ
イオード１５のツェナー電圧よシ上昇した場合に、この
ツェナーダイオード１５はアバランシェして、アバラン
シェ電流が第２トランジスタ８のベースに流れ込む。し
たがって、この第２トランジスタ８が導通状態になる。
動作について説明する。まｆ、ｉ１人カ端子４に駆動信
号が入力すると、この駆動信号は第１トランジスタ６の
ベースに印加するため、この第１トランジスタ６が導通
状態になる。したがって、被駆動トランジスタ９のベー
スには第１直流電源１力１ら抵抗３、この導通状態の第
１トランジスタ６のコレクタ・エミッタを介してペース
膚電流が流れ、この被駆動トランジスタ９が導通状態に
なる。このため、主回路の負荷１ｏを駆動することがで
きる。逆に、第１入力端子４に遮断信号が入力すると、
第１トランジスタ６のベース電流がしゃ断される。この
ため、第１トランジスタ６のコレクタ電位が上昇し、第
１直流電源１から抵抗３．ダイオード１３．ツェナーダ
イオード１５を通して第２トランジスタ８のベースに順
電流が流れる。このため、第２トランジスタ８力′（導
通状態になυ、被駆動トランジスタ９のベース電位がほ
ぼエミッタ電位まで下げられる。このとき、第１トラン
ジスタ６は遮断状態になシ、被駆動トランジスタ９はベ
ース逆電流が流れる。このため、この被駆動トランジス
タ９は遮断状態になる。このように、第１トランジスタ
６のベース信号の有無によシ、被駆動トランジスタ９の
導通状態あるいは遮断状態が選択される。一方、被駆動
トランジスタ９のコレクタ・エミッタ間に接続された抵
抗１７および１９の直列接続による電圧分圧回路によ如
、この被駆動トランジスタ９に短絡電流が流れたときに
、この被駆動トランジスタ９のコレクタ・エミッタ間の
電圧が上昇し、この電圧に比例した電圧が、ツェナーダ
イオード１５のツェナー電圧よシ上昇した場合に、この
ツェナーダイオード１５はアバランシェして、アバラン
シェ電流が第２トランジスタ８のベースに流れ込む。し
たがって、この第２トランジスタ８が導通状態になる。
この第２トランジスタ８の導通状態によシ、第１トラン
ジスタ６のエミッタ電流は第２トランジスタ８に流れ込
むことによシ、被駆動トランジスタ９のベース電流は抑
制され、短絡電流が減少する。したがって、被駆動トラ
ンジスタ９の短絡電流が減少することＫよシその保護を
容易にすることができる。
ジスタ６のエミッタ電流は第２トランジスタ８に流れ込
むことによシ、被駆動トランジスタ９のベース電流は抑
制され、短絡電流が減少する。したがって、被駆動トラ
ンジスタ９の短絡電流が減少することＫよシその保護を
容易にすることができる。
以上詳細に説明したように、この発明に係るトランジス
タのベース駆動回路によれば、１個の直流電源で駆動す
ることができ、消費電力を低減することができ、しかも
負荷の短絡事故から被駆動トランジスタを容易に保護す
ることができるなどの効果がある。
タのベース駆動回路によれば、１個の直流電源で駆動す
ることができ、消費電力を低減することができ、しかも
負荷の短絡事故から被駆動トランジスタを容易に保護す
ることができるなどの効果がある。
第１図は従来のトランジスタのベース駆動回路を示す回
路図、Ｍ２図（ａ）および第２図中〕は第１図の各部の
波形を示す図、第３図はこの発明に係るトランジスタの
ベース駆動回路の一実施例を示す回路図である。 １・−・・第１直流亀源、２壷・・・第２直流電源、３
・・・・抵抗、４・・・・第１入力端子、５・・−・第
２入力端子、６・・・・第１トランジスタ、７・・・［
株］ノード、８・・―・第２トランジスタ、８・・・・
被駆動トランジスタ、１０・・・・負荷、１１・・・・
ノード、１２・−・・主回路の直流電源、１３・Ｏ・・
ダイオード、１４・φ・・ノード、１５・・・・ツェナ
ーダイオード、１６および１７・・φ・抵抗、１８・・
・・コンデンサ、１９・・・・抵抗。 なお、同一符号は同一または相当部分を示す。 代理人 大岩増雄
路図、Ｍ２図（ａ）および第２図中〕は第１図の各部の
波形を示す図、第３図はこの発明に係るトランジスタの
ベース駆動回路の一実施例を示す回路図である。 １・−・・第１直流亀源、２壷・・・第２直流電源、３
・・・・抵抗、４・・・・第１入力端子、５・・−・第
２入力端子、６・・・・第１トランジスタ、７・・・［
株］ノード、８・・―・第２トランジスタ、８・・・・
被駆動トランジスタ、１０・・・・負荷、１１・・・・
ノード、１２・−・・主回路の直流電源、１３・Ｏ・・
ダイオード、１４・φ・・ノード、１５・・・・ツェナ
ーダイオード、１６および１７・・φ・抵抗、１８・・
・・コンデンサ、１９・・・・抵抗。 なお、同一符号は同一または相当部分を示す。 代理人 大岩増雄
Claims (1)
- 主回路の被駆動トランジスタのベース端子に順方向およ
び逆方向に交互に電流を流すことができるトランジスタ
のベース駆動回路において、１個の直流電圧源と、この
直流電圧源の正電極側に抵抗を通してコレクタが接続さ
れた第１トランジスタと、この第１トランジスタのエミ
ッタにコレクタが接続式れ、エミッタが上記直流電圧源
の負電極側に接続された第２トランジスタと、上記第１
トランジスタのコレクタと上記第２トランジスタのペー
スとの間に接続された定電圧素子と、互いに直列に接続
されるとともに上記被駆動トランジスタのコレクタ・エ
ミッタ間に並列に接続され、直列接続された接続点と上
記第１トランジスタのコレクタとが接続された２個の抵
抗とを備えたことを特徴とするトランジスタのベース駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101254A JPS60245309A (ja) | 1984-05-18 | 1984-05-18 | トランジスタのベ−ス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101254A JPS60245309A (ja) | 1984-05-18 | 1984-05-18 | トランジスタのベ−ス駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245309A true JPS60245309A (ja) | 1985-12-05 |
| JPH0425730B2 JPH0425730B2 (ja) | 1992-05-01 |
Family
ID=14295774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101254A Granted JPS60245309A (ja) | 1984-05-18 | 1984-05-18 | トランジスタのベ−ス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245309A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54131857A (en) * | 1978-04-04 | 1979-10-13 | Toshiba Corp | Transistor dc switching device |
| JPS57170628A (en) * | 1981-04-14 | 1982-10-20 | Nec Corp | Transistor circuit |
-
1984
- 1984-05-18 JP JP59101254A patent/JPS60245309A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54131857A (en) * | 1978-04-04 | 1979-10-13 | Toshiba Corp | Transistor dc switching device |
| JPS57170628A (en) * | 1981-04-14 | 1982-10-20 | Nec Corp | Transistor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0425730B2 (ja) | 1992-05-01 |
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