JPH02268355A - 制御信号の出力方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 コンピュータシステムにおける周辺装置の制御、又は周
辺装置における出力機器の制御を行うための制御信号の
出力方式に関し、 制御信号出力装置の実行速度の高速化及び制御の筒素化
を図ることのできる制御信号の出力方式を提供すること
を目的とし、 データバスＤＢを介して書き込まれる制御データＤ７〜
０を保持するとともに当該制御データＤ７〜０に対応し
た制御信号３７〜Ｏを出力するレジスタ１１と、前記制
御データＤ７〜Ｏを記憶するメモリ手段１２とを設け、
前記メモリ手段１２から読み出した前記制御データＤ７
〜０に基づいて前記制御信号Ｓ７〜０を更新する制御信
号の出力方式であって、前記レジスタ１１及び前記メモ
リ手段１２に対して同一のアドレスＡＤによりアドレス
指定を行い、当８亥レジスタ１１及び当１亥メモリ手段
１２に前記制御データＤ７〜Ｏを同時に書き込むように
構成される。

〔産業上の利用分野゛〕

本発明は、コンピュータシステムにおける周辺装置の制
御、又は周辺装置における出力機器の制御を行うための
制御信号の出力方式に関する。

ＣＰＵ　（中央処理装置）とともにシステムを構成する
周辺装置、例えば、デイスプレィ、プリンタ、ＦＤＤ　
（フロッピィディスクドライブ）装置などは、ＣＰＵか
ら出力される制御信号によって制御される。また、周辺
装置における出力機器、例えば、モータ、ソレノイド、
表示ランプなどは、ＣＰＵ又は周辺装置に内蔵された処
理装置（プロセッサ）から出力される制御信号によって
オンオフの切り替えが行われる。

システム全体の処理効率を高めるため、制御信号の出力
のためにＣＰＵ又は処理装置が行う処理動作の簡素化が
要望されている。

〔従来の技術〕 周辺装置には、モータ、ソレノイド、表示ランプなどの
複数の出力機器が設けられている。これらの出力機器に
接続された制御信号出力装置には、これら複数の出力機
器を制御するための制御データが、データバスを介して
処理装置から所定のタイミングで入力される。

制御データは、制御信号出力装置内の出力制御レジスタ
に書き込まれて保持され、出力制御レジスタから制御信
号として出力機器へ送られる。

処理装置は、１回のデータ出力動作において、データバ
スのビット数（例えば８ビツト）の制御データを出力す
る。一般に、出力制御レジスタは制御データのビット数
に対応するデータ保持容量を有しており、制御データの
ビット数と等しい数の制御信号（２値信号）を出力する
ことが可能である。

制御信号は、周辺装置の動作に応じて適時更新されるが
、出力制御レジスタから出力される複数の制御信号の中
には、更新の際にその状態を変更すべきものと現状を維
持すべきものとがあり、また、制御信号を現状に応じて
その反対の状態に変更するような出力機器の制御を行う
こともある。

したがって、制御信号を更新するためには、制御信号の
現状を検知する必要がある。

そのため、出力制御レジスタが保持している制御データ
と同じ内容のデータ（制御データ）が、別のメモリに書
き込まれて記憶されており、このメモリの内容が読み出
されて参照される。

すなわち、従来の制御信号の出力方式では、出力制御レ
ジスタと同一の内容の参照用データを記憶しておくため
の参照用メモリが、出力制御レジスタのアドレス領域と
は異なるアドレス領域に設けられており、制御信号を出
力（更新）する際には、処理装置は、まず、出力制御レ
ジスタに対応するアドレスから参照用メモリのアドレス
を求め、参照用メモリに対してアドレス指定を行って制
御データを読み出す。

次に、読み出した制御データに論理和又は論理積演算な
どを施し、変更すべき制御信号に対応したビットのみを
変更した新たな制御データを生成する。

そして、生成した制御データを、参照用メモリに書き込
み、続いて、出力制御レジスタに書き込む。

出力制御レジスタからは、変更された制御信号及び以前
の状態が維持された制御信号が、それぞれの出力機器に
出力され、所定の出力機器のオンオフが切り替えられる
。

〔発明が解決しようとする課題〕

上述したように、従来の制御信号の出力方式では、出力
制御レジスタに対するアドレスと、参照用メモリのアド
レスとが、それぞれ別個に割り当てられている。

したがって、出力制御レジスタのアドレス指定と参照用
メモリのアドレス指定とを、互いに独立して２回行う必
要があり、また、参照用メモリからのデータの読み出し
、及び出力制御レジスタへのデータの書き込みに際して
、それぞれのアドレスを求める処理が必要であり、制御
信号出力装置の制御が複雑であった。

そのため、制御信号出力装置の実行速度の高速化を阻害
しており、゛また、制御信号出力装置の制御のためのプ
ログラムの開発に多くの時間と労力を要しているという
問題があった。

また、制御信号の状態を検知するために、出力制御レジ
スタに保持されている制御データをメモリを介在させず
に処理装置が直接取り込めるようにすることもできるが
、そのためには、データバスと出力制御レジスタとの間
にデータの送受を切り替えるためのトランシーバなどが
必要となり、ハードウェア及びその制御が複雑になると
いう問題がある。

本発明は、上述の問題に鑑み、制御信号出力装置の実行
速度の高速化及び制御の簡素化を図ることのできる制御
信号の出力方式を提供することを目的としている。

〔課題を解決するための手段〕

本発明は、上述の課題を解決するため、第１図に示すよ
うに、データバスＤＢを介して書き込まれる制御データ
Ｄ７〜０を保持するとともに当該制御データＤ７〜０に
対応した制御信号Ｓ７〜０を出力するレジスタ１１と、
前記制御ＢデータＤ７〜０を記憶するメモリ手段１２と
を設け、前記メモリ手段１２から読み出した前記制御デ
ータＤ７〜０に基づいて前記制御信号８７〜０を更新す
る制御信号の出力方式であって、前記レジスタ１１及び
前記メモリ手段１２に対して同一のアドレスＡＤにより
アドレス指定を行い、当該レジスタ１１及び当該メモリ
手段１２に前記制御データＤ７〜０を同時に書き込むこ
とを特徴として構成される。

〔作　用〕

レジスタ１１は、データバスＤＢを介して書き込まれる
制御データＤ７〜０を保持するとともに制御データＤ７
〜０に対応した制御信号８７〜０を出力する。

メモリ手段１２は、制御データＤ７〜０を記憶する。

メモリ手段１２から読み出された制御データＤ７〜０に
基づいて、制御信号８７〜０の更新が行われる。

レジスタ１１及びメモリ手段１２は、これらに制御デー
タＤ７〜０が書き込まれる際には、同一のアドレスＡＤ
によってアドレス指定が行われ、互いに同時に制御デー
タＤ７〜０が書き込まれる。

〔実施例〕

以下、本発明の実施例を図面を参照しつつ説明する。

第１図は本発明に係る制御信号出力装置１を示すブロッ
ク図、第２図は本発明に係る制御信号出力処理を示すフ
ローチャートである。

第１図において、制御信号出力装置１は、処理装置２０
とともに、周辺装置としてのプリンタに組み込まれてい
る。

制御信号出力装置ｌは、データバスＤＢを介して書き込
まれる８ビツトの制御データＤ７〜０を保持するととも
に制御データＤ７〜０に対応した８種の制御信号（２値
信号）３７〜０を出力するＤフリンブフロソプからなる
出力制御レジスタ１１、アドレスバスＡＢを介して処理
装置２０によりアドレス指定されたアドレス領域に制御
データＤ７〜０を記憶するＲＡＭ１２、及び、アドレス
バスＡＢを介して特定のアドレスＡＤが入力されたとき
に出力制御レジスタ１１に対してチップセレクト信号Ｃ
５を出力するデコーダ１３から構成されている。

ＲＡＭ１２に対する書き込み及び読み出しは、処理装置
２０からのライト信号ＷＲ及びリード信号ＲＥにより制
御され、また、出力制御レジスタ１１に対してはライト
信号ＷＲにより制御データＤ７〜０の書き込みが行われ
る。すなわち、出力制御レジスタ１１は、処理装置２０
からみて書き込み専用のメモリとして扱われる。

出力制御レジスタ１１は、印字を行うための図外の出力
機器と接続されている。すなわち、制御信号３７〜５は
、紙送りや印字ヘッドの移動のための駆動モータＭＡ−
Ｃに出力され、制御信号８４〜０は表示ランプＬＡ−Ｈ
に出力され、これら各制御信号３７〜゛０によって、駆
動モータＭＡ〜ＭＣ及び表示ランプＬＡ−ＬＥの個々の
オンオフの制御が行われる。

ＲＡＭ１２には、デコーダ１３がチップセレクト信号Ｃ
３を出力するアドレスＡＤと同一のアドレスＡＤにより
アクセスされるアドレス領域が割り付けられている。す
なわち、アドレスバスＡＢ上に処理装置２０から特定の
アドレスが出力されると、出力制御レジスタ１１がチッ
プセレクトされ、同時に、ＲＡＭ１２において出力制御
レジスタ１１と同一の制御データＤ７〜０を記憶するア
ドレス領域がアクセスされ、制御データＤ７〜０の読み
出し及び書き込みが可能となる。

次に、第２図を参照しつつ、処理装置２０が制御信号出
力装置１に対して実行する制御信号出力処理を説明する
。

第２図において、まず、出力制御レジスタ１１から出力
されている各制御信号３７〜０の現在の状態を検知する
ため、ステップ＃１及びステップ＃２を実行する。

ステップ＃１では、制御データＤ７〜０の記憶用に割り
当てられているアドレス領域をアクセスするために、ア
ドレスバスＡＢを介してＲＡＭＩ２のアドレス指定を行
う。

ステップ＃２では、リード信号ＲＥにより、出力制御レ
ジスタ１１が出力している各制御信号３７〜０に対応し
た制御データＤ７〜０をＲＡＭ　１２から読み出す。

電源投入直後などのように出力機器の制御が開始される
以前であれば、読み出された制御データＤ７〜Ｏの各ビ
ットの値は全て「０」であり、また、出力機器の制御が
既に開始されている場合には、オン状態の制御信号３７
〜０に対するビットは「１」であり、オフ状態の制御信
号Ｓ７〜０に対するビットは「０」である。

次に、ステップ＃３で、読み出した制御データＤ７〜０
を参照して、制御信号Ｓ７〜０を更新するための新たな
制御データＤ７〜０を生成する。

つまり、制御信号８７〜０のいずれかのビットをオフ状
態からオン状態に変更する場合には、変更するビットが
「１」゛であって他のビットが「０」である８ビツトの
演算デー・夕と制御データＤ７〜０とのビット毎の論理
和演算を行い、また、制御信号８７〜０のいずれかのビ
ットをオン状態からオフ状態に変更する場合には、変更
するビットが「０」であって他のビットが「１」である
８ビツトの演算データと制御データＤ７〜０とのビット
毎の論理積演算を行う、これにより、変更する制御信号
Ｓ７〜０に対応するビットの値のみが反転し他のビット
については現状の値が維持された新たな制御データＤ７
〜０が生成される。

次に、ステップ＃３で生成した新たな制御データＤ７〜
０に対応した制御信号３７〜０を出力するためのステッ
プ＃４及びステップ＃５を実行する。

ステップ＃４では、アドレスバスＡＢ上に特定のアドレ
スを出力し、出力制御レジスタ１１及びＲＡＭ１２のア
ドレス指定を同時に行う。

ステップ＃５では、ライト信号ＷＲをアクティブとし、
出力制御レジスタ１１及びＲＡＭ１２に、ステップ＃３
で生成した新たな制御データＤ７〜０をデータバスＤＢ
を介して書き込む。

出力制御レジスタ１１からは、書き込まれた新たな制御
データＤ７〜０に対応して更新された制御信号３７〜０
が出力される。

このような制御信号出力処理は、出力制御レジスタ１１
に接続された出力機器の動作に応じて制御信号３７〜０
の更新が必要となったときに適時実行され、これによっ
て出力機器の制御が行われる。

上述の実施例によると、出力制御レジスダ１１と、制御
データＤ７〜０を記憶するためのＲＡＭ１２のアドレス
領域とに対して、互いに同一のアドレスＡＤが割り当て
られているので、従来のように、出力制御レジスタ１１
に対するアドレスとＲＡＭに対するアドレスとを関連づ
けるためのアドレス変換テーブルを設けたり、アドレス
を演算で求めたりする必要がなく、１回のアドレス指定
により、出力制御レジスタ１１及びＲＡＭ１２に制御デ
ータＤ７〜０を同時に書き込むことができる。したがっ
て、゛処理装置２０による出力処理の実行速度が高速と
なり、制御信号３７〜０の出力に要する処理時間を短縮
することができるとともに、出力処理のためのプログラ
ムの作成に要する時間と労力を軽減することができる。

上述の実施例において、出力制御レジスタ１１は、出力
機器の制御に要する制御信号の数に応じて複数個設ける
ことができる。その場合には、ＲＡＭ１２内に、それぞ
れの出力制御レジスタ１１に対応する複数個のアドレス
領域が割り当てられる。

上述の実施例においては、周辺装置に組み込まれた制御
信号出力装置ｌを例示し、出力機器を制御するための制
御信号Ｄ７〜Ｏの出力方式を説明したが、本発明は、Ｃ
ＰＵから周辺装置へ出力される制御信号に対しても適用
することが可能である。

〔発明の効果〕

本発明によると、制御信号出力装置の実行速度の高速化
、及び制御の簡素化を図ることができる。

【図面の簡単な説明】

第１図は本発明に係る制御信号出力装置を示すブロック
図、 第２図は本発明に係る制御信号出力処理を示すフローチ
ャートである。 図において、 １１は出力制御レジスタ（レジスタ） １２はＲＡＭ　（メモリ手段）、 ＡＤはアドレス、 Ｄ７〜０は制御データ、 ＤＢはデータバス、 ＳＯ〜Ｓ７は制御信号である。

Claims (1)

1. 【特許請求の範囲】 （１）データバス（ＤＢ）を介して書き込まれる制御デ
   ータ（Ｄ７〜０）を保持するとともに当該制御データ（
   Ｄ７〜０）に対応した制御信号（Ｓ７）〜（Ｓ０）を出
   力するレジスタ（１１）と、前記制御データ（Ｄ７〜０
   ）を記憶するメモリ手段（１２）とを設け、前記メモリ
   手段（１２）から読み出した前記制御データ（Ｄ７〜０
   ）に基づいて前記制御信号（Ｓ７）〜（Ｓ０）を更新す
   る制御信号の出力方式であって、 前記レジスタ（１１）及び前記メモリ手段 （１２）に対して同一のアドレス（ＡＤ）によりアドレ
   ス指定を行い、当該レジスタ（１１）及び当該メモリ手
   段（１２）に前記制御データ（Ｄ７〜０）を同時に書き
   込む ことを特徴とする制御信号の出力方式。