JPH02268360A - アドレスヒット型アクセス速度制御回路 - Google Patents
アドレスヒット型アクセス速度制御回路Info
- Publication number
- JPH02268360A JPH02268360A JP8979189A JP8979189A JPH02268360A JP H02268360 A JPH02268360 A JP H02268360A JP 8979189 A JP8979189 A JP 8979189A JP 8979189 A JP8979189 A JP 8979189A JP H02268360 A JPH02268360 A JP H02268360A
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- JP
- Japan
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- speed
- low
- cpu
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- address area
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータシステムにおけるＣＰ
Ｕ周辺デバイスのアクセス速度制御回路の構成に関する
ものである。
Ｕ周辺デバイスのアクセス速度制御回路の構成に関する
ものである。
一般的なＣＰＵ周辺回路には、高速デバイスと低速デバ
イスとが１つのシステム中に共存することが多い。（こ
こで言う低速デバイスとは使用するＣＰＵに対してウェ
イト動作が必要なデバイスのことであり、又、それに対
して高速デバイスとは、ウェイト動作を必要としないデ
バイスのこととする。以下についても同様とする。）そ
の様なシステムの低速デバイスに対しては、その低速デ
バイスのアドレス空間がＣＰＵにアクセスされた時に、
デバイスの動作をハード的に補う、すなわち、ＣＰＵス
ピードに周辺デバイスが追いっがな（なった時、ＣＰＵ
にウェイトステートを作るためのウェイト信号発生回路
が必要となる。又、両デバイスのアドレス構成には特に
デバイスのアクセス速度に関する統一性は無（、両者が
アドレス空間にランダムに配置されていた。
イスとが１つのシステム中に共存することが多い。（こ
こで言う低速デバイスとは使用するＣＰＵに対してウェ
イト動作が必要なデバイスのことであり、又、それに対
して高速デバイスとは、ウェイト動作を必要としないデ
バイスのこととする。以下についても同様とする。）そ
の様なシステムの低速デバイスに対しては、その低速デ
バイスのアドレス空間がＣＰＵにアクセスされた時に、
デバイスの動作をハード的に補う、すなわち、ＣＰＵス
ピードに周辺デバイスが追いっがな（なった時、ＣＰＵ
にウェイトステートを作るためのウェイト信号発生回路
が必要となる。又、両デバイスのアドレス構成には特に
デバイスのアクセス速度に関する統一性は無（、両者が
アドレス空間にランダムに配置されていた。
この場合、ウェイト信号発生回路を必要とする各低速デ
バイスのアドレス空間同士が必ず隣合う配置になるとは
限らない。このためウェイト信号発生回路は、各低速デ
バイスのアドレス空間がＣＰＵにアクセスされた時にウ
ェイト動作を行なう構成となり、各低速デバイスに対し
てウェイト回路を独立して個々に持たせなげればならな
い。
バイスのアドレス空間同士が必ず隣合う配置になるとは
限らない。このためウェイト信号発生回路は、各低速デ
バイスのアドレス空間がＣＰＵにアクセスされた時にウ
ェイト動作を行なう構成となり、各低速デバイスに対し
てウェイト回路を独立して個々に持たせなげればならな
い。
その−例を第３図を用いて説明する。ＣＰＵ１０は、デ
バイス選択回路２０を用いて各デバイスを選択する。選
び出される各デバイスのアドレス構成は、従来のアドレ
スマツプ２２の一例で示すようにシステム全体のアドレ
ス空間中に、高速・低速画デバイスとがランダムに配置
している。つまり、ウェイト信号発生回路１２を必要と
する各低速デバイス〔ｌ〕〜〔ｎ〕のアドレス空間６０
２．６０６．３１０，３ｊ４、アドレス△△△△ｈ〜口
ｌ］ロロｈ、・・・・ｈ〜ｈ。
バイス選択回路２０を用いて各デバイスを選択する。選
び出される各デバイスのアドレス構成は、従来のアドレ
スマツプ２２の一例で示すようにシステム全体のアドレ
ス空間中に、高速・低速画デバイスとがランダムに配置
している。つまり、ウェイト信号発生回路１２を必要と
する各低速デバイス〔ｌ〕〜〔ｎ〕のアドレス空間６０
２．６０６．３１０，３ｊ４、アドレス△△△△ｈ〜口
ｌ］ロロｈ、・・・・ｈ〜ｈ。
ママママｈ〜区区区区ｈ、−一一一、◎・◎◎ｈ〜ＦＦ
ＦＦｈ の様にシステム全体のアドレス空間中に不連続
に存在していることになる。よって、ＣＰＵ１０がこれ
らの空間をデバイス選択回路２０により個々のデバイス
に対してのみ選択しアクセスすることになるので、ウェ
イト信号発生回路１２も独立して１つの低速デバイスに
対して１つ必要となる。以上の“見切から明らかなよ５
に従来の構成であるとシステム全体が複雑化するどい５
問題があった。又、低速デバイスを新たに拡張する際、
再びそのデバイス専用のウェイト回路を付加しなければ
ならない。
ＦＦｈ の様にシステム全体のアドレス空間中に不連続
に存在していることになる。よって、ＣＰＵ１０がこれ
らの空間をデバイス選択回路２０により個々のデバイス
に対してのみ選択しアクセスすることになるので、ウェ
イト信号発生回路１２も独立して１つの低速デバイスに
対して１つ必要となる。以上の“見切から明らかなよ５
に従来の構成であるとシステム全体が複雑化するどい５
問題があった。又、低速デバイスを新たに拡張する際、
再びそのデバイス専用のウェイト回路を付加しなければ
ならない。
本発明の目的は、これらの問題点を解決し、無駄のない
デバイスのアクセス速度制御を行ない、高速デバイスと
低速デバイスとが、最もシンプルな回路機成で共存させ
ることにある。
デバイスのアクセス速度制御を行ない、高速デバイスと
低速デバイスとが、最もシンプルな回路機成で共存させ
ることにある。
上記目的を達成するために、本発明は、高速デバイスと
低速デバイスとのアドレスをシステム全体のアドレス空
間中において、大別・分離する構成を提案する。この構
成により、それぞれのデバイスに対してウェイト信号発
生回路をもたせウェイト動作するのではな（、高速デバ
イスアドレス領域と、低速デバイスアドレス領域とに分
離されたアドレス領域に対してウェイト信号発生回路を
設け、その領域単位ごとにウェイト動作を行なう。
低速デバイスとのアドレスをシステム全体のアドレス空
間中において、大別・分離する構成を提案する。この構
成により、それぞれのデバイスに対してウェイト信号発
生回路をもたせウェイト動作するのではな（、高速デバ
イスアドレス領域と、低速デバイスアドレス領域とに分
離されたアドレス領域に対してウェイト信号発生回路を
設け、その領域単位ごとにウェイト動作を行なう。
又、本発明のアドレス構成ならば、ウェイト動作により
低速デバイスのアクセス速度を制御する以外に、分離さ
れたアドレス領域ごとにＣＰＵスピードを変換可能なＣ
ＰＵクロック変換回路を設け、その領域ごとにＣＰＵス
ピードの変換を行ない、デバイスのアクセス速度を制御
する構成もある。
低速デバイスのアクセス速度を制御する以外に、分離さ
れたアドレス領域ごとにＣＰＵスピードを変換可能なＣ
ＰＵクロック変換回路を設け、その領域ごとにＣＰＵス
ピードの変換を行ない、デバイスのアクセス速度を制御
する構成もある。
以下、本発明による２つの実施例を図面を用いて説明す
る。初めに実施例１として・、第１図を用いてウェイト
動作によるデバイスアクセス速度制御について説明する
。ＣＰＵ１０は、アドレス領域・空間選択回路１４を用
いてこれからアクセスしよ５とするデバイスを選び出す
。選び出される各デバイスは、本発明釦基づいたアドレ
スマツプ１６の様なアドレス空間配置となっており、そ
の構成は大別してアドレス○○○○ｈ−ｘｘｘｘｈの高
速デバイスアドレス領域１００と、アドレス△△△△ｈ
−ＦＦＦＦｈの低速デバイスアドレス領域２００とから
成り、又それぞれは各デバイス〔１〕〜（ｎ）のアドレ
ス空間から形成される。
る。初めに実施例１として・、第１図を用いてウェイト
動作によるデバイスアクセス速度制御について説明する
。ＣＰＵ１０は、アドレス領域・空間選択回路１４を用
いてこれからアクセスしよ５とするデバイスを選び出す
。選び出される各デバイスは、本発明釦基づいたアドレ
スマツプ１６の様なアドレス空間配置となっており、そ
の構成は大別してアドレス○○○○ｈ−ｘｘｘｘｈの高
速デバイスアドレス領域１００と、アドレス△△△△ｈ
−ＦＦＦＦｈの低速デバイスアドレス領域２００とから
成り、又それぞれは各デバイス〔１〕〜（ｎ）のアドレ
ス空間から形成される。
ＣＰＵ１０がこの中の各低速デバイス〔１〕〜〔ｎ〕の
どの１つをチップセレクトし六二場合においても、アド
レス領域・空間選択回路１４と本発明のアドレス構成に
よって低速デバイスアドレス領域２００の中の各低速デ
バイスのアドレス空間をアクセスしたことになる。この
時、クエ・イト信号発生回路１２により、そのアクセス
された低速デバイスがＣｒ ｔ、Ｊ １０の処理速度に
十分対応可能なウェイト数をＣＩ） ｔＴ １０に与え
ろ。又ＣＰＵ１０が各高速デバイス〔１〕〜・〔ｎ〕の
どの１つをチップセレクトした場合にお（・ても、低速
デバイスの時と同様に、アドレス領域・空間選択回路１
４と本発明のアドレス構成（（よっ又高速デバイスアド
レス領域１００の中の各高速デバイスのアトし・ス空間
を７′クセスしたことになる。この時は、そのアクセス
された高速デバイスがウェイト動作無しで十分ＣＰ Ｕ
１０の処理速度に対応可能なので、ウェイト信号発生
回路１２は必要ない。
どの１つをチップセレクトし六二場合においても、アド
レス領域・空間選択回路１４と本発明のアドレス構成に
よって低速デバイスアドレス領域２００の中の各低速デ
バイスのアドレス空間をアクセスしたことになる。この
時、クエ・イト信号発生回路１２により、そのアクセス
された低速デバイスがＣｒ ｔ、Ｊ １０の処理速度に
十分対応可能なウェイト数をＣＩ） ｔＴ １０に与え
ろ。又ＣＰＵ１０が各高速デバイス〔１〕〜・〔ｎ〕の
どの１つをチップセレクトした場合にお（・ても、低速
デバイスの時と同様に、アドレス領域・空間選択回路１
４と本発明のアドレス構成（（よっ又高速デバイスアド
レス領域１００の中の各高速デバイスのアトし・ス空間
を７′クセスしたことになる。この時は、そのアクセス
された高速デバイスがウェイト動作無しで十分ＣＰ Ｕ
１０の処理速度に対応可能なので、ウェイト信号発生
回路１２は必要ない。
次に、実施例２として第２図を用いてＣＰＵスピード変
換によるデバイスアクセス速度制御につい〔説明する。
換によるデバイスアクセス速度制御につい〔説明する。
ＣＰＵ １０、アドレス領域ｅ空間選択回路１４、本発
明に基づいたアトｌ／スラップ１６の相互関係、ＣＰＵ
のアドレス領域・空間アクセス構成等は実施例１と同様
であるが、この実施例２の場合はウェイト動作によりア
クセス速度の制御を行なうのではなく、アクセスされた
デバイスによってそのデバイスが動作可能なＣＰＵクロ
ックに変換することによりアクセス速度の制御を行なう
。ＣＰＵ１０がアドレス領域・空間選択回路１４を用い
て低速デバイスアドレス領域２００をアクセスｔまた場
合、ＣＰ ＴＪクロック変換回路１８により、低速デバ
イスが駆動可能な十分遅（・ＣＰ Ｕスピードのクロッ
クをＣＰＵｌ０に与え動作させろ。又高速デバイスアド
レス領域１００をアクセスした場合は、ＣＰＵクロック
変換回路１８により、高速デバイスが駆動可能な範囲内
での早いＣＰＵスピードのクロックｆｌ： ＣＰ Ｕｌ
ｏに辱え動作させる。
明に基づいたアトｌ／スラップ１６の相互関係、ＣＰＵ
のアドレス領域・空間アクセス構成等は実施例１と同様
であるが、この実施例２の場合はウェイト動作によりア
クセス速度の制御を行なうのではなく、アクセスされた
デバイスによってそのデバイスが動作可能なＣＰＵクロ
ックに変換することによりアクセス速度の制御を行なう
。ＣＰＵ１０がアドレス領域・空間選択回路１４を用い
て低速デバイスアドレス領域２００をアクセスｔまた場
合、ＣＰ ＴＪクロック変換回路１８により、低速デバ
イスが駆動可能な十分遅（・ＣＰ Ｕスピードのクロッ
クをＣＰＵｌ０に与え動作させろ。又高速デバイスアド
レス領域１００をアクセスした場合は、ＣＰＵクロック
変換回路１８により、高速デバイスが駆動可能な範囲内
での早いＣＰＵスピードのクロックｆｌ： ＣＰ Ｕｌ
ｏに辱え動作させる。
以上アドレス空間内を高速デバイスアドレス領域と低速
デバイスアドレス領域との２つの領域に分離したが、例
えば高速・中速・低速デバイスの３一つのアドレス領域
に分離しても良（、さらにアドレス空間を４つ以上に分
離しても良い。
デバイスアドレス領域との２つの領域に分離したが、例
えば高速・中速・低速デバイスの３一つのアドレス領域
に分離しても良（、さらにアドレス空間を４つ以上に分
離しても良い。
以上の説明で明らかなよ５に１本発明によれば、従来、
低速デバ・イスに対して個々に必要だったウェイト信号
発生回路が、全ての低速デバイスに対し、て１つで補う
ことが可能となり、システムが簡素化される。又、新た
に拡張される低速デバイスに対しても、そのデバイスの
アドレス空間を、低速デバイスアドレス領域中に置くこ
とにより、同ウェイト信号発生回路を重複して使用する
ことができる。さらに、ウェイト動作によるデバイスの
アクセス速度制御のみならず、ＣＰＵスピード変換によ
るデバイスのアクセス速度制御も可能となる。すなわち
、デバ・イスのアク七ス速度制御回路構成の選択範囲が
拡大１．た事になり、つまりそれは、その場合によって
の最善の対処対策の選択範囲が拡大した事を意味する。
低速デバ・イスに対して個々に必要だったウェイト信号
発生回路が、全ての低速デバイスに対し、て１つで補う
ことが可能となり、システムが簡素化される。又、新た
に拡張される低速デバイスに対しても、そのデバイスの
アドレス空間を、低速デバイスアドレス領域中に置くこ
とにより、同ウェイト信号発生回路を重複して使用する
ことができる。さらに、ウェイト動作によるデバイスの
アクセス速度制御のみならず、ＣＰＵスピード変換によ
るデバイスのアクセス速度制御も可能となる。すなわち
、デバ・イスのアク七ス速度制御回路構成の選択範囲が
拡大１．た事になり、つまりそれは、その場合によって
の最善の対処対策の選択範囲が拡大した事を意味する。
第１図は本発明の第１実施例におけるアクセス御回路を
示す回ａある。 １０・・・・・・ＣＰＵ。 １２・・・・・・ウェイト信号発生回路、１４・・・・
・・アドレス領域・空間選択回路、１８・・・・・・Ｃ
Ｐ Ｕクロック変換回路、１００・・・・・・高速デバ
イスアドレス領域、２００・・・・・・低速デバイスア
ドレス領域。
示す回ａある。 １０・・・・・・ＣＰＵ。 １２・・・・・・ウェイト信号発生回路、１４・・・・
・・アドレス領域・空間選択回路、１８・・・・・・Ｃ
Ｐ Ｕクロック変換回路、１００・・・・・・高速デバ
イスアドレス領域、２００・・・・・・低速デバイスア
ドレス領域。
Claims (2)
- （１）ＣＰＵと、高速デバイスおよび低速デバイスとに
より構成される該ＣＰＵ周辺回路とを、備えるマイクロ
コンピュータシステムにおいて、該高速デバイスと低速
デバイスとはアクセス速度によってアドレス空間内の配
置を高速デバイスアドレス領域と低速デバイスアドレス
領域とに分離し、該高速デバイスアドレス領域と低速デ
バイスアドレス領域とに対してアドレス領域・空間選択
回路を設けさらに前記低速デバイスアドレス領域に対し
てウェイト信号発生回路を設け、前記低速デバイスアド
レス領域からウェイト信号を発生し、前記ＣＰＵにウェ
イトをかけることにより前記高速デバイスと低速デバイ
スのアクセス速度制御を行なうことを特徴とするアドレ
スヒット型アクセス速度制御回路。 - （２）ＣＰＵと、高速デバイスおよび低速デバイスとに
より構成される該ＣＰＵ周辺回路とを、備えるマイクロ
コンピュータシステムにおいて、該高速デバイスと低速
デバイスとはアクセス速度によってアドレス空間内の配
置を高速デバイスアドレス領域と低速デバイスアドレス
領域とに分離し、該高速デバイスアドレス領域と低速デ
バイスアドレス領域とに対してＣＰＵクロック変換回路
とアドレス領域・空間選択回路とを設け、前記高速デバ
イスアドレス領域と低速デバイスアドレス領域ごとに前
記ＣＰＵの速度を該ＣＰＵクロック変換回路を用いて変
換することにより前記高速デバイスと低速デバイスのア
クセス速度制御を行なうことを特徴とするアドレスヒッ
ト型アクセス速度制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8979189A JPH02268360A (ja) | 1989-04-11 | 1989-04-11 | アドレスヒット型アクセス速度制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8979189A JPH02268360A (ja) | 1989-04-11 | 1989-04-11 | アドレスヒット型アクセス速度制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268360A true JPH02268360A (ja) | 1990-11-02 |
Family
ID=13980512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8979189A Pending JPH02268360A (ja) | 1989-04-11 | 1989-04-11 | アドレスヒット型アクセス速度制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635794A (ja) * | 1992-06-26 | 1994-02-10 | Kaho Denshi Kofun Yugenkoshi | コンピュータシステムにおけるタイミング制御方法及びその装置 |
-
1989
- 1989-04-11 JP JP8979189A patent/JPH02268360A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635794A (ja) * | 1992-06-26 | 1994-02-10 | Kaho Denshi Kofun Yugenkoshi | コンピュータシステムにおけるタイミング制御方法及びその装置 |
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