JPH0431945A - 計算機システムにおける入出力制御方式 - Google Patents
計算機システムにおける入出力制御方式Info
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- JPH0431945A JPH0431945A JP13901390A JP13901390A JPH0431945A JP H0431945 A JPH0431945 A JP H0431945A JP 13901390 A JP13901390 A JP 13901390A JP 13901390 A JP13901390 A JP 13901390A JP H0431945 A JPH0431945 A JP H0431945A
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- Japan
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- address
- output control
- output
- cpu
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、計算機システムにおいて入出力装置を制御
する入出力制御方式に係わり、特にそのアドレス変換に
関するものである。
する入出力制御方式に係わり、特にそのアドレス変換に
関するものである。
［従来の技術］
第２図は、計算機システムにおける従来の入出力制御方
式を示すブロック図であり、図において、１はメモリ、
２は中央処理装置（以下、ＣＰＵと記す）、３は入出力
制御装置、４は磁気ディスク装置等の入出力装置、５は
メモリバス、６はＣＰＵ２に付随するアドレス変換機構
、７は入出力制御装置３に付随するアドレス変換機構で
ある。
式を示すブロック図であり、図において、１はメモリ、
２は中央処理装置（以下、ＣＰＵと記す）、３は入出力
制御装置、４は磁気ディスク装置等の入出力装置、５は
メモリバス、６はＣＰＵ２に付随するアドレス変換機構
、７は入出力制御装置３に付随するアドレス変換機構で
ある。
次に動作について説明する。
ここでは、ＣＰＵ２によっＣ、メモリ１上にあるデータ
を入出力装置４に出力することを考える。先ず、ＣＰＵ
２はメモリ１の特定の場所に。
を入出力装置４に出力することを考える。先ず、ＣＰＵ
２はメモリ１の特定の場所に。
出力するデータの格納場所を示す論理アドレス。
転送データ長、出力指令を設定し、入出力を起動する。
これによって入出力制御装置３は起動され、自身の持つ
アドレス変換機構７を用いて、論理アドレスからメモリ
１上の物理アドレスを知り、メモリ１からのデータ転送
を行う。転送されたデータを、入出力制御装置３は入出
力装置４に出力し、それが終了すると、ＣＰＵ２にその
旨を通知する。以上のようにして、入出力操作が行われ
る。
アドレス変換機構７を用いて、論理アドレスからメモリ
１上の物理アドレスを知り、メモリ１からのデータ転送
を行う。転送されたデータを、入出力制御装置３は入出
力装置４に出力し、それが終了すると、ＣＰＵ２にその
旨を通知する。以上のようにして、入出力操作が行われ
る。
［発明が解決しようとする課題］
ところで、同一シリーズの計算機システム等では、高機
能、高速化等のため論理アドレス表現の異なるＣＰＵを
使う場合がある。しかしながら、従来の入出力制御方式
では、以上のように入出力制御装置に現ＣＰＵと同じア
ドレス変換機構しか持たないため、ＣＰＵアーキテクチ
ャが変わり、論理アドレス表現が例えば２４ビツトから
３１ビツトになると、それまでの入出力制御装置が使え
なくなるという問題点があった。
能、高速化等のため論理アドレス表現の異なるＣＰＵを
使う場合がある。しかしながら、従来の入出力制御方式
では、以上のように入出力制御装置に現ＣＰＵと同じア
ドレス変換機構しか持たないため、ＣＰＵアーキテクチ
ャが変わり、論理アドレス表現が例えば２４ビツトから
３１ビツトになると、それまでの入出力制御装置が使え
なくなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、論理アドレス表現の異なるＣＰＵにおいて使
用する入出力制御装置を共通化することを目的とする。
たもので、論理アドレス表現の異なるＣＰＵにおいて使
用する入出力制御装置を共通化することを目的とする。
［課題を解決するための手段］
この発明に係る入出力制御方式は、入出力制御装置に、
ＣＰＵの論理アドレス表現に対応した複数種のアドレス
変換機構を持たせ、ＣＰＵの論理アドレス表現に応じて
いずれのアドレス変換機構を使うかを指定できるように
したものである。
ＣＰＵの論理アドレス表現に対応した複数種のアドレス
変換機構を持たせ、ＣＰＵの論理アドレス表現に応じて
いずれのアドレス変換機構を使うかを指定できるように
したものである。
［作用コ
この発明においては、複数種のアドレス変換機構により
、同じ入出力制御装置を論理アドレス表現の異なる複数
種のＣＰＵで共通に使用できるようになる。
、同じ入出力制御装置を論理アドレス表現の異なる複数
種のＣＰＵで共通に使用できるようになる。
［実施例］
以下、この発明の一実施例を図について説明する。
第１図において、１はメモリ、２は論理アドレス表現が
例えば２４ビツトのＣＰＵ、３は入出力制御装置、４は
磁気ディスク装置等の入出力装置、５はメモリバス、６
はＣＰＵ２に付随するアドレス変換機構、７，８は入出
力制御装置３に付随する２種類のアドレス変換機構であ
り、一方のアドレス変換機構７は現ＣＰＵ２に付随する
アドレス変換機構６と同様のもの、すなわち２４ビツト
の論理アドレス表現に対応したものであり、他方のアド
レス変換機構８は例えば論理アドレス表現が３１ビツト
のＣＰＵに対応したものである。
例えば２４ビツトのＣＰＵ、３は入出力制御装置、４は
磁気ディスク装置等の入出力装置、５はメモリバス、６
はＣＰＵ２に付随するアドレス変換機構、７，８は入出
力制御装置３に付随する２種類のアドレス変換機構であ
り、一方のアドレス変換機構７は現ＣＰＵ２に付随する
アドレス変換機構６と同様のもの、すなわち２４ビツト
の論理アドレス表現に対応したものであり、他方のアド
レス変換機構８は例えば論理アドレス表現が３１ビツト
のＣＰＵに対応したものである。
次に動作について説明する。
ここでは、ＣＰＵ２によって、メモリ１上にあるデータ
を入出力装置４に出力することを考える。先ず、ＣＰＵ
２はメモリｌの特定の場所に。
を入出力装置４に出力することを考える。先ず、ＣＰＵ
２はメモリｌの特定の場所に。
出力するデータの格納場所を示す論理アドレス。
転送データ長、出力指令及びアドレス変換機構７と８の
いずれを使うかを示すアドレス変換方法を設定しくここ
ではアドレス変換機構７を使う旨を設定）、入出力を起
動する。これによって入出力制御装置３は起動され、指
定されたアドレス変換方法によって、自身の持つアドレ
ス変換機構７又は８を選び（ここではアドレス変換機構
７を選択）、論理アドレスをメモリ１上の物理アドレス
に変換する。しかる後、メモリ１からデータ転送し、転
送されたデータを、入出力制御装置３は入出力装Ｍ４に
出力し、それが終了すると、ＣＰＵ２にその旨を通知し
、入出力操作を終了する。
いずれを使うかを示すアドレス変換方法を設定しくここ
ではアドレス変換機構７を使う旨を設定）、入出力を起
動する。これによって入出力制御装置３は起動され、指
定されたアドレス変換方法によって、自身の持つアドレ
ス変換機構７又は８を選び（ここではアドレス変換機構
７を選択）、論理アドレスをメモリ１上の物理アドレス
に変換する。しかる後、メモリ１からデータ転送し、転
送されたデータを、入出力制御装置３は入出力装Ｍ４に
出力し、それが終了すると、ＣＰＵ２にその旨を通知し
、入出力操作を終了する。
一方、現在のＣＰＵ２を論理アドレス表現が３１ビツト
のＣＰＵに変える場合にも、入出力制御装置３を共通に
使用することができる。この場合には、ＣＰＵからアド
レス変換方法を設定するときに、３１ビツトの論理アド
レス表現に対応したアドレス変換機構８を使う旨を設定
することにより、入出力制御装置３は設定さ九たアドレ
ス変換機構８を選択して、論理アドレスを物理アドレス
に変換する。
のＣＰＵに変える場合にも、入出力制御装置３を共通に
使用することができる。この場合には、ＣＰＵからアド
レス変換方法を設定するときに、３１ビツトの論理アド
レス表現に対応したアドレス変換機構８を使う旨を設定
することにより、入出力制御装置３は設定さ九たアドレ
ス変換機構８を選択して、論理アドレスを物理アドレス
に変換する。
なお、上記実施例では、ＣＰＵ２側からアドレス変換方
法を設定したが、入出力制御装置３にスイッチ等を付け
てどちらの変換方法にするかを設定できるようにしても
よい。また、ＣＰＵ２から、入出力制御装置３の初期化
時に設定しても良い。
法を設定したが、入出力制御装置３にスイッチ等を付け
てどちらの変換方法にするかを設定できるようにしても
よい。また、ＣＰＵ２から、入出力制御装置３の初期化
時に設定しても良い。
また、上記実施例では、アドレス変換機構を２種類とし
たが、これは、目的とする計算機システムに使われるＣ
ＰＵの論理アドレス表現の種類数に対応するものである
。
たが、これは、目的とする計算機システムに使われるＣ
ＰＵの論理アドレス表現の種類数に対応するものである
。
［発明の効果コ
以上のように、この発明によれば、入出力制御装置に複
数種のアドレス変換機構を持たせるようにしたので、同
一計算機シリーズで、異なる論理アドレス表現（例えば
２４ビツトと３１ビツト）をアーキテクチャとして持つ
ＣＰＵでも、入出力制御装置を共通に使用できるという
効果がある。
数種のアドレス変換機構を持たせるようにしたので、同
一計算機シリーズで、異なる論理アドレス表現（例えば
２４ビツトと３１ビツト）をアーキテクチャとして持つ
ＣＰＵでも、入出力制御装置を共通に使用できるという
効果がある。
第１図はこの発明の一実施例による計算機システムを示
すブロック図、第２図は従来の計算機システムを示すブ
ロック図である。 １はメモリ、２はＣＰＵ （中央処理装置）、３は入出
力制御装置、４は入出力装置、５はメモリバス、６，７
，８はアドレス変換機構。 なお、図中、同一符号は同一、又は相当部分を示す。 寥１図 代理人 弁理士 宮 園 純 ４；入出η−［ ５；Ｘモリハ゛′ス ８；アト゛以ｔａＸ潰１
すブロック図、第２図は従来の計算機システムを示すブ
ロック図である。 １はメモリ、２はＣＰＵ （中央処理装置）、３は入出
力制御装置、４は入出力装置、５はメモリバス、６，７
，８はアドレス変換機構。 なお、図中、同一符号は同一、又は相当部分を示す。 寥１図 代理人 弁理士 宮 園 純 ４；入出η−［ ５；Ｘモリハ゛′ス ８；アト゛以ｔａＸ潰１
Claims (1)
- 【特許請求の範囲】 中央処理装置の論理アドレス表現に対応したアドレス
変換機構を入出力制御装置に備え、中央処理装置が設定
した論理アドレスを入出力制御装置で物理アドレスに変
換する計算機システムにおいて、 上記入出力制御装置に、中央処理装置の論理アドレス表
現に対応した複数種のアドレス変換機構を備え、中央処
理装置の論理アドレス表現に応じていずれのアドレス変
換機構を使うかを指定可能としたことを特徴とする計算
機システムにおける入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13901390A JPH0431945A (ja) | 1990-05-29 | 1990-05-29 | 計算機システムにおける入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13901390A JPH0431945A (ja) | 1990-05-29 | 1990-05-29 | 計算機システムにおける入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0431945A true JPH0431945A (ja) | 1992-02-04 |
Family
ID=15235442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13901390A Pending JPH0431945A (ja) | 1990-05-29 | 1990-05-29 | 計算機システムにおける入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0431945A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05250251A (ja) * | 1992-03-04 | 1993-09-28 | Nec Corp | 情報処理装置 |
| JP2008102928A (ja) * | 2006-10-17 | 2008-05-01 | Internatl Business Mach Corp <Ibm> | データ処理システム内でデバイス・ドライバと入出力装置との間で通信するためのアドレス変換を確立するための方法、コンピュータ・プログラム、および装置（キュー・データ構造および事前変換済みアドレスを使用して入出力装置と通信するための装置および方法） |
| JP2008102929A (ja) * | 2006-10-17 | 2008-05-01 | Internatl Business Mach Corp <Ibm> | データ処理システム内でネットワーク入出力（ｉ／ｏ）アダプタと通信するためにネットワーク・デバイス・ドライバによって使用されるバッファ・データ構造にアクセスするためのアドレス変換を管理するための方法、コンピュータ・プログラム、および装置（キュー・データ構造およびキャッシュされたアドレス変換を使用してネットワーク・アダプタと通信するための装置および方法） |
| JP2008102930A (ja) * | 2006-10-17 | 2008-05-01 | Internatl Business Mach Corp <Ibm> | データ処理システム内でシステム・イメージとローカルに接続された外部記憶装置との間の動作を実行するための方法、コンピュータ・プログラム、および装置（キャッシュされたアドレス変換を使用して入出力アダプタと通信するための装置および方法） |
-
1990
- 1990-05-29 JP JP13901390A patent/JPH0431945A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05250251A (ja) * | 1992-03-04 | 1993-09-28 | Nec Corp | 情報処理装置 |
| JP2008102928A (ja) * | 2006-10-17 | 2008-05-01 | Internatl Business Mach Corp <Ibm> | データ処理システム内でデバイス・ドライバと入出力装置との間で通信するためのアドレス変換を確立するための方法、コンピュータ・プログラム、および装置（キュー・データ構造および事前変換済みアドレスを使用して入出力装置と通信するための装置および方法） |
| JP2008102929A (ja) * | 2006-10-17 | 2008-05-01 | Internatl Business Mach Corp <Ibm> | データ処理システム内でネットワーク入出力（ｉ／ｏ）アダプタと通信するためにネットワーク・デバイス・ドライバによって使用されるバッファ・データ構造にアクセスするためのアドレス変換を管理するための方法、コンピュータ・プログラム、および装置（キュー・データ構造およびキャッシュされたアドレス変換を使用してネットワーク・アダプタと通信するための装置および方法） |
| JP2008102930A (ja) * | 2006-10-17 | 2008-05-01 | Internatl Business Mach Corp <Ibm> | データ処理システム内でシステム・イメージとローカルに接続された外部記憶装置との間の動作を実行するための方法、コンピュータ・プログラム、および装置（キャッシュされたアドレス変換を使用して入出力アダプタと通信するための装置および方法） |
| US8769168B2 (en) | 2006-10-17 | 2014-07-01 | International Business Machines Corporation | Method for communicating with a network adapter using a queue data structure and cached address translations |
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