JPH02268425A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に関するもので、特に
半導体集積回路における電極取り出し方法を改良した製
造方法に係るものである。

（従来の技術） 半導体集積回路における電極取り出し技術として、ダイ
レクト・コンタクト技術が知られている。

第３図は、ダイレクト・コンタクト技術を用いて製造さ
れた従来の半導体集積回路の部分断面図で、例えばスタ
ティクＲＡＭ、マスクＲＯＭ等の集積回路の構成素子で
あるＭＯＳ）−ランジスタ（ＭＯＳ　ＦＥＴ）のドレイ
ン部分を抜き出して示すものである。　この装置は、Ｐ
型基板３１の主表面に露出するトレイン領域となるＮ型
拡散領域３２を形成した後、基板３１上に絶縁Ｍ３３を
堆積し、この絶縁ＷＡ３３の表面がら該膜を通り拡散領
域３２に達する開口部を形成する。　更にＣＶＤ法（化
学的気相成長法）により全面に多結晶シリコン層を堆積
し、これをバターニングして配線層３４を形成する。

しかしこの方法では、多結晶シリコンの配線層３４とド
レイン領域３２との間の電気的抵抗即ちコンタクト抵抗
を十分に低減させることは困難である。

そこで、従来では前記電気的抵抗を一層低減できるもの
として、第４図の断面図に示すような工程の方法が提案
されている。　即ち第４図（ａ）に示すように、Ｐ型基
板４１の表面に露出するドレイン領域となるＮ型拡散領
域４２を形成した後、基板４１上に絶縁Ｍ！４３を堆積
し、この絶縁膜４３の表面からドレイン領域４２に達す
る開口部４５を形成する。　次に第４図（ｂ）に示すよ
うに、選択エピタキシャル成長法により上記開口部４５
内を、Ｎ型不純物が導入された単結晶シリコン層４６で
埋める。　この後、第４図（Ｃ）に示すように、全面に
多結晶シリコン層を堆積し、これをバターニングして配
線層４４を形成する。

このような方法によれば、不純物が導入された低抵抗の
単結晶シリコン層４６が介在するため、配線層４４とド
レイン領域４２との間の電気的抵抗を低減させることが
できる。

しかし、選択エピタキシャル成長法により単結晶シリコ
ン層を形成することは、絶縁膜上のシリコンの析出防止
や、析出したシリコンの除去が問題となる。　即ち、反
応ガス濃度や温度等の選択成長条件のパラメータや、反
応室内の清浄度が十分に管理された理想的な状態では、
絶縁膜上のシリコンの析出は問題にならないレベルとな
る。

しかし、連続して選択エピタキシャル成長を行なうと、
この理想的な状態が維持できなくなる場合がある。　こ
のような場合には絶縁膜上にシリコンが析出する。　更
に析出したシリコン上に多結晶シリコンが堆積され２突
出部を形成するが、この突出部の平坦化又は除去が困難
である。　これら析出したシリコン等により、配線間の
短絡等の不良が発生し、半導体装置の製造歩留りが著し
く低下する。

又第５図は、前記選択エピタキシャル成長法を用いて製
造された従来の他の半導体装置の部分断面図である。　
この半導体装置はダイナミックＲＡＭ等で、第５図は、
その構成素子であるＭＯＳトランジスタのドレイン部分
を抜き出して示すものである。　Ｐ型基板５１の表面に
露出するＮ型拡散領域（ドレイン領域）５２を形成した
後、基板５１上にシリコン酸化［５３ａ及びＢＰＳＧＩ
ＩＩ（ボロン・リン・シリコンガラス膜）５３ｂを順次
堆積する。　次にこれらシリコン酸化膜５３ａ及びＢＰ
ＳＧＷＡ５３ｂに対して開口部を形成し、更に選択エピ
タキシャル成長法により上記開口部内を不純物が導入さ
れた単結晶シリコン層５６で埋める。　この後、アルミ
ニウムとシリコンの合金層を堆積し、これをパターニン
グして配線層５４を形成する。

この方法は、前記第４図に示す方法と同様、ドレイン領
域５２と配線層５４との間の電気的抵抗を低減させる効
果は大きいが、はぼ同じ問題点がある。　即ち選択エピ
タキシャル成長法により、開口部内を単結晶シリコン層
５６で埋め込む工程の際に、数μ輪のダストがＢＰＳＧ
ＩＩＩの表面に付着する。　このダストの発生源は、エ
ピタキシャル成長装置の内壁に堆積しているシリコンの
薄膜や、装置の内壁を構成している石英即ちシリコン酸
化膜自体である。　通常、選択エピタキシャル成長は減
圧され＼た容器内で行なわれるため、空気の排気、供給
の際に、上記シリコンの薄膜やシリコン酸化ｌ瑛が剥が
れて舞い易く、それがＢＰＳＧ膜５３ｂの表面に付着す
る。　尚且つ、選択エピタキシャル成長中は基板を９０
０℃程度に加熱するため、ＢＰＳＧＩｌ１５３ｂが溶解
し、その表面に付着したダストはより一層強固に膜中若
しくは膜上に固着することになる。　従って単結晶シリ
コン層５６の選択エピタキシャル成長に引き続くアルミ
ニウムとシリコンの合金層の堆積の際に、下地膜である
ＢＰＳＧ膜５３ｂに強固に付着したダストは配線層５４
の不良例えば眉間短絡や断線等を増大させる。

一般的には配線間隔の１／１０以上の粒径のダストは配
線不良等を引き起こすといわれており、素子の集積化が
増大するにつれて深刻な問題となっている。

（発明が解決しようとする課題） これまで述べたように、拡散領域から！極を取り出す方
法のうち、ダイレクト・コンタクト技術はコンタクト部
の電気的抵抗を十分低減させることが難しい、　他方、
拡散領域上の層間絶縁層を開口し、選択気相成長法によ
り、開口部にシリコン層を埋め込んだ後、配線層を形成
する電極取り出し方法は、前記間肪点を解決することが
でき、特に素子の微細化に伴い、多用されるようになっ
ている。　しかし従来の技術では、選択気相成長法によ
り開口部にシリコン層を形成する時、絶縁膜上にシリコ
ンの析出や、ダストの１寸着等があり、これにより、眉
間短絡等の配線不良が発生し、製造歩留りが低下すると
いう欠点がある。

本発明は、上記のような事情を考慮してなされたもので
あり、その目的は、絶縁膜上の析出シリコン及びｌ＝を
着ダスト等による配線不良を減少させ、製造歩留りの低
下を防止できる半導体装置の製造方法を提供することで
ある。

［発明の構成］ （課題を解決するための手段） この発明の半導体装置の製造方法は、シリコン半導体基
板の主表面から不純物を選択的に拡散し、前記主表面に
露出する不純物拡散領域を形成する工程と、　前記半導
体基板の主表面上に絶縁膜を形成する工程と、　この絶
縁膜の表面から該膜を通り前記拡散領域に達する開口部
を形成する工程と、　選択気相成長法により前記開口部
内にシリコン半導体層を選択的に成長させた後、前記絶
縁膜表面を研磨する工程と、　前記絶縁膜表面を洗浄す
る工程と、　前記絶縁膜表面に設けられ且つ前記シリコ
ン半導体層に接する配線層を形成する工程とを、　具備
することを特徴とする。

なお上記の半導体基板の主面上に形成する絶縁ｊ摸は、
実質的に不純物を含まないシリコン酸化膜（ＳｉＯ２）
、リンやボロンを不純物として含むシリコン酸化１１ｊ
　（Ｐ　Ｓ　Ｇ又はＢＰＳＧ）　、シリコン窒化膜、及
びこれらの積層絶縁膜であることが望ましい、　又シリ
コン半導体層は、単結晶シリコン層又は多結晶シリコン
層であることが望ましい。

上記本発明の半導体装置の製造方法において、絶縁膜表
面を研磨する工程の望ましい実施態様は、シリコンを選
択的に研磨する機械化学研磨法を用いることである。

（作用） 本発明の方法では、選択気相成長法により開口部にシリ
コン半導体層を形成した後に、絶縁膜表面の研磨を行な
う、　これにより選択気相成長の際に絶縁股上に析出し
たシリコンや付着したダストの除去が行なわれる。

（実施例） 以下図面を参照して本発明の一実施例を説明する。

第１図（ａ）ないしくｅ）は、この発明を、スタティク
ＲＡＭ、マスクＲＯＭ等の！ｌ！３ｍに適用した場合、
構成素子であるＭＯＳトランジスタの製造工程を抜き出
して順次示す断面図である。

先ず第１図（ａ）に示すように、通常のＬＯＣＯ８法に
より例えば比抵抗が１Ω・ＣＩｌのＰ型シリコン半導体
基板１に素子分離領域のフィールド酸化膜７を選択的に
形成する。　フィールド酸化膜７に囲まれた素子領域内
の基板表面にゲート酸化Ｊｌｌ　８及び多結晶シリコン
層で構成されたゲート電極９を形成する。　更にフィー
ルド酸化膜７とゲート電極９とをマスクに用いたイオン
注入法若しくは拡散法により、基板１の主表面から不純
物を選択的に拡散し、主表面に露出するＮ型拡欣領域か
らなるソース領域２ｓ、ドレイン領域２ｄを形成する。

　次にＣＶＤ法（化学的気相成長法により、全面にシリ
コン酸化Ｉｇ１３ａを例えば３００（ＩＸの厚みで堆積
し、更にその上にＢＰＳＧＭ（ボロン・リン・シリコン
ガラスＩＩＩ）３ｂを例えば７０００　Ｘの厚みで堆積
する。　そして、この後、上記ＢＰＳＧＷＡ３ｂの表面
をｐｏｃＩ３の雰囲気中で、例えば９５０℃で６０分間
アニールすることにより表面を平坦化する。

次に同図（ｂ）に示すように、上記ＢＰＳＧＭ３ｂ上に
Ｂ（ホウ素）やＰ（リン）等の不純物を含まないシリコ
ン酸化膜３Ｃを、ＣＶＤ法により例えば１００ＯＸ、の
厚みで堆積する。

次に同１ｇ（ｃ）に示すように、周知のＰＥＰ工程（写
真蝕刻工程）により、上記シリコン酸化膜３Ｃ、ＢＰＳ
Ｇ膜３ｂ、及びシリコン酸化１１１３ａからなる積層絶
縁膜ユの表面から該膜ユを通り、Ｌ記ソース領域２Ｓ、
ドレイン領域２ｄのそれぞれの表面に達する開口部（コ
ンタクトホール又はスルーホールと呼ばれる）５ｓ　、
５ｄをＲＩＥ（反応性イオンエツチング）法により形成
する。

次に同図（ｄ）に示すように、選択エピタキシャル成長
法により、上記ソースコンタクトホール５Ｓ及びドレイ
ンコンタクトホール５ｄの内部を、不純物がドープされ
た単結晶シリコン層６Ｓ及び６ｄで埋める。　この時の
選択成長条件は、例えばＨ２ガスをｔｏｏＩ／分、Ｓｉ
　Ｈ２Ｃｊ２ガスを４００１１／分、ＭＣＩガスを１１
／分、ドーピングガスとしてのＰＨ，ガスを１０ｎＪ／
分、それぞれの流量で反応室に供給し、反応室の全圧力
は１００　Ｔｏｒｒの減圧状態とし、且つ反応室の温度
を９００℃に設定した。９００℃の温度で選択エピタキ
シャル成長を行なうと、ドーピングガス中に含まれる不
純物のＰ（リン）は基板１にも拡散され、拡散層とのコ
ンタクト抵抗を下げる。

単結晶シリコン層６ｓ、６ｄ形成後、絶縁膜１表面を研
磨する。第２図はこの研磨工程の説明図である。　基板
全体（ウェーハ）２１を研磨プレート２３に貼り付け、
研摩布２２の貼られた回転定盤２０の上で研磨する。　
この時の研磨圧は、２２０（Ｊ／　ｃＩ１２である。　
又研磨材は、粒径が０．０１μｍの酸化シリコン粒子を
溶かし込んだ主成分がＮＨ，ＯＨのｐＨ＝　１０．５の
アルカリ溶液を用意し、このアルカリ溶液と水とを容積
比で１；５に混合したものを使用した。　又研磨時間は
１０分とする。

以上の条件の場合、シリコン（Ｓｉ　）の研磨量が約１
μｍに対して、酸化シリコン（Ｓｉ　０２　）のそれは
０ないし０．０５μｌと温かである。

次に基板全体を周波数０．９ＭＨ２、出力５００Ｗの超
音波洗浄を行なう、　なお、洗浄液としては純水等が使
用可能である。

次に同図（ｅ）に示すように、全面に約１％のシリコン
を含むアルミニウムからなる合金層を、例えば７０００
人の厚みに堆積し、これをバターニングして前記コンタ
クトホールに埋め込まれた単結晶シリコン層６Ｓ及び６
ｄのそれぞれの表面と電気的に接続されたソース配線層
４Ｓ及びトレイン配線層４ｄを形成する。

ところで、上記の選択エピタキシャル成長条件により、
コンタクトホール内部に単結晶シリコン層を埋め込む際
、シリコン酸化ｌ１ｌＢｃ上に堆積するシリコン粒子或
いはシリコンが主体の副生成物等のダストは約１μを前
後の大きさである。　しかるに前述のように研磨工程は
、シリコンを選択的に研磨する機械化学研磨であり、研
磨量はシリコンに対しては非常に大きいが、シリコン酸
化膜は殆ど研磨されない、　そのため、実質的に絶縁膜
上のシリコン粒子或いはダストのみが除去されることと
なる。　従って、配線層形成のためＡｊ−３ｄ合金層を
堆積する際に、下地膜であるシリコン酸化Ｈ３ｃに付着
したシリコン粒子やダストが原因で発生する配線の短絡
等の不良を減少させることができる。

例えば、１．２μｍの設計基準 （デザインルール） で配線層を形成した場合、従来方法では配線工程の歩留
りが８８％であったものが、この実施例の方法では９８
％以上に向上した。

なおこの実施例では、ＢＰＳＧ膜３ｂのアニール後にシ
リコン酸化Ｍ３Ｇを堆積しているが、これは要するに、
研磨時に、シリコンよりもＦｉＲＩ！！される割合が小
さい物質であれば使用できる。　例えばＰＳＧ（リンシ
リケートガラス）膜、５ｉＮ（窒化シリコン）膜等でも
よい、　更にはシリコン酸化膜３Ｃを積層しなくても、
本実施例では差支えない、　即ちＰＳＧＩＮＩ、ＢＰＳ
Ｇ膜等は、選択エピタキシャル成長工程時に、温度によ
っては溶解し、シリコン粒子の付着が強固なものとなる
が、シリコンを選択的に研磨する本発明の機械化学研磨
法により容易に除去できる。

なお、本発明は、上記実施例に限定されるものでなく、
種々の変形が可能であることはいうまでもない、　例え
ば上記実施例では、ＭＯＳトランジスタをＰ型の基板内
に形成する場合について説明したが、これはＮ型基板内
に設けられたＰウェルｍ域内に形成するようにしてもよ
い、　更に実施例ではＮチャネルＭＯＳトランジスタを
製造する場合について説明したが、ＰチャネルＭＯＳト
ランジスタの製造にも容易に実施することができる。

又この実施例では、ＭＯＳトランジスタを構成素子とす
るスタティクＲＡＭ、マスクＲＯＭ等の半導体装置の製
造方法に本発明を適用した場合について述べたが、これ
に限定されない、　即ち絶縁膜を間に挟む配線層と拡散
領域（能動領域）とが、選択的気相成長させたシリコン
半導体層によって接続される電極引き出し構造を具備す
るその池の半導体装置の製造方法にも本発明の製造方法
は適用できる。

更に上記実施例では、選択成長したシリコン半導体層に
対する不純物のドーピングをＰＨ，ガスを用いて行なう
場合について説明したが、これはその池の方法、例えば
選択成長後にイオン注入等の方法を用いて不純物のドー
ピングを行なうようにしてもよい。

［発明の効果］ 本発明においては、選択気相成長法により開口部内にシ
リコン半導体層を選択的に成長させた後、絶縁膜表面を
研磨するので、絶縁膜上の析出シリコン及び付着ダスト
等は、はぼ完全に除去される。

従って本発明により、析出シリコン等に起因する配線不
良を大幅に減少させ、製造歩留りの低下を防止できる半
導体装置の製造方法を提供できる。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造方法の一実施例を工
程順に示す断面図、第２図は研磨工程の説明図、第３図
は従来の半導体装置の断面図、第４図は他の従来の半導
体装置の製造工程を示す断面図、第５図は更に他の従来
の半導体装１の断面図である。 １．３１，４１．５１・・・Ｐ型シリコン半導体基板、
　２ｓ　、２ｄ　、３２，４２．５２・・・Ｎ型拡散領
域、　旦、３３，４３．５３・・・絶縁膜、　３ａ。 ３ｃ　、　５３ａ　＋＋シリコン酸化膜、　３ｂ、５３
ｂ・・・ＢＰＳＧＷＡ、　４ｓ　、４ｄ　、３４，４４
．５４・・・配線層、　５３，５ｄ、４５・・・開口部
、６ｄ　、４６．５６・・・シリコン半導体層、イール
ド酸化膜、　８・・・ゲート酸化膜、−上電極。 ７・・・フ ９・・・ゲ （ｂ） 第 ０直（１） 第 図（２） 第 図

Claims (1)

【特許請求の範囲】
1. １　シリコン半導体基板の主表面から不純物を選択的に
   拡散し、前記主表面に露出する不純物拡散領域を形成す
   る工程と、前記半導体基板の主表面上に絶縁膜を形成す
   る工程と、この絶縁膜の表面から該膜を通り前記拡散領
   域に達する開口部を形成する工程と、選択気相成長法に
   より前記開口部内にシリコン半導体層を選択的に成長さ
   せた後、前記絶縁膜表面を研磨する工程と、前記絶縁膜
   表面を洗浄する工程と、前記絶縁膜表面に設けられ且つ
   前記シリコン半導体層に接する配線層を形成する工程と
   を、具備することを特徴とする半導体装置の製造方法。