JPH0241029A - アナログ・ディジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は逐次変換方式のアナログ・デイジタル変換回路
（以下Ａ／Ｄコンバータと称す）に関し、特に基準電圧
を分割する抵抗ラダー回路のテスト方式に関する。

［従来の技術］ 従来より比較的高速のＡ／Ｄコンバータとして逐次比較
形のＡ／Ｄコンバータが知られている。

第３図はこのタイプのＡ／Ｄコンバータの構成を示す。

抵抗ラダー回路１は基準電圧Ｖｒを分割して所定の分割
電圧を出力する。端子２から入力されるアナログ電圧は
、電圧比較回路３において、上記分割電圧と比較される
。その比較結果は、ＡＮＤゲート４１乃至４ｎを介して
逐次比較レジスタ５に格納される。逐次比較レジスタ５
は、電圧比較回路３の比較結果に基づき、抵抗ラダー回
路１の分割電圧をバイナリ−サーチ法により逐次選択す
る。即ち、始めに分割電圧としてＶ、／２が選択され、
アナログ入力電圧■Ｉｎが ＶＩｎ〉■ｒ／２であるときには、次に３Ｖ、／４が選
択され、Ｖ＋、、く■ｒ／２であるときにはｖｒ／４が
選択される。このような選択を徐々に細いレベルで行な
っていく。この比較はＡ／Ｄコンバータのビット数だけ
行なわれる。例えば、８ピツ）Ａ／Ｄコンバータであれ
ば８回の比較が行なわれる。比較のたびにクロック信号
ψ１が１回出力される。このクロック信号ψ１をカウン
タ６でカウントすることにより比較回数が計数される。

デコーダ７は、カウンタ６の値に応じて順次上位ビット
側からＡＮＤゲート４１乃至４．をアクティブにする。

これにより、各ビットの比較結果は逐次比較レジスタ５
に取込まれる。

ところで、上述したＡ／ＤコンバータのＡ／Ｄ変換精度
を調べるため、従来、次のようなテストが行なわれてい
た。即ち、先ず端子２から既知のアナログ電圧を入力す
る。例えば、１／２５６の分解能を持つＡ／Ｄコンバー
タでは、既知のアナログ電圧を２５６段階に変化させて
入力する。そして、これらの各アナログ電圧について逐
次比較方式のＡ／Ｄ変換を行い、変換されたディジタル
値が、入力した既知のアナログ電圧に対応する理想的な
ディジタル値であるか否かをチエツクし、Ａ／Ｄコンバ
ータの精度を判定している。

［発明が解決しようとする課題］ 上述した従来の逐次変換Ａ／Ｄコンバータのテスト方式
では、例えば、変換精度が８ビツトの場合、アナログ入
力電圧を１／２５６ステツプで２５６回入力する必要が
ある。しかも、一つのアナログ入力電圧に対するディジ
タル値を得るにはカウンタ６を８回カウントアツプする
必要がある。

更に、変換したディジタル値を外部に出力することも必
要であり、テスト時間が長くなるという欠点がある。ま
た、変換精度が９ビツト、１０ビツトと高精度化が進む
と、ラダー抵抗数が５１２゜１０２４個となり、ますま
すテスト時間が増加し、この欠点は更に顕著になる。

本発明はかかる問題点に鑑みてなされたものであって、
極めて短時間でテストを行なうことができる逐次比較方
式のアナログ・デイジタル変換回路を提供することを目
的とする。

［課題を解決するための手段］ 本発明に係るアナログ・デイジタル変換回路は、テスト
モードを措定することにより、抵抗ラダー回路の指定さ
れた分割電圧を直接外部に読出すための手段を付加した
ものである。

即ち、本発明に係るアナログ・デイジタル変換回路は、
基準電圧を分割して得られる複数の分割電圧のうち指定
された分割電圧を出力する抵抗ラダー回路と、アナログ
電圧を入力する入力端子と、この入力端子を介して入力
される前記アナログ電圧と前記指定された分割電圧とを
比較する電圧比較回路と、この電圧比較回路の比較結果
を逐次格納する逐次比較レジスタと、テストモードと通
常動作モードとを切替えるためのモード切替え手段と、
前記抵抗ラダー回路に対して通常モード時は前記逐次比
較レジスタの出力に基づいて分割電圧を指定しテストモ
ード時は観測しない分割電圧を指定する手段と、通常モ
ード時は前記端子を前記電圧比較回路の一方の入力に接
続しテストモード時には前記入力端子を前記抵抗ラダー
回路の出力と接続するスイッチとを具備している。

［作用］ 本発明によれば、テストモードを指定することにより、
抵抗ラダー回路からの指定された分割電圧がスイッチを
介して端子に直接出力される。従って、この場合、Ａ／
Ｄ変換を行なう必要がなく、Ａ／Ｄコンバータの分解能
に相当する回数だけ分割電圧を外部に出力すれば、抵抗
ラダー回路の精度を極めて短時間に確認できる。また、
電圧比較回路の精度は、いくつかの代表的なアナログ入
力電圧を与えることによりチエツクできる。

［実施例］ 以下、図面を参照して本発明の実施例について説明する
。

第１図は本発明の一実施例に係るＡ／Ｄコンバータのブ
ロック図である。第３図と同一部分には同一符号を付し
である。このＡ／Ｄコンバータが従来のものと異なる点
は、モードレジスタ１１゜セレクタ１２．カウンタ１３
．及びスイッチ１４が付加されている点である。モード
レジスタ１１は、通常のＡ／Ｄコンバータの動作モード
（以下、「通常モード」と呼ぶ）とテストモードのいず
れか一方を措定するための１ビツトのモード指定情報を
格納する。セレクタ１２は、モード指定情報が通常モー
ドを示しているときく例えば“０”）、逐次比較レジス
タ５の出力を抵抗ラダー回路１の入力情報として与え、
モード指定情報がテストモードを示しているとき（例え
ば１”）、カウンタ１３の値を抵抗ラダー回路１の入力
情報として与える。カウンタ１３は、Ａ／Ｄコンバータ
のビット数ｎと同じビット数のカウンタで、クロック信
号ψ２に従ってカウント動作を行なう。スイッチ１４は
、アナログ電圧を入力する端子２を、通常モード時は電
圧比較回路３の入力端に接続し、テストモード時は抵抗
ラダー回路１の出力端に接続する。

次に、上述のように構成されたＡ／Ｄコンバータの動作
について説明する。

この回路では、通常のＡ／Ｄコンバータとじて動作する
通常モードと、変換精度を決定するラダー抵抗のテスト
を行なうテストモードとの２種類が選択可能となってい
る。

先ず、モードレジスタ１１に０”が設定されると、通常
モードが指定される。このとき、スイッチ１４は、端子
２に印加されるアナログ電圧■ｌｆｌが電圧比較回路３
に入力されるように接続される。また、セレクタ１２は
、逐次比較レジスタ５の出力を選択する。カウンタ６が
リセットされ、そのカウント値が初期値Ｏになると、デ
コーダ７は、そのＯをデコードしてＡＮＤゲート４１に
デコーダ出力“１”を出力する。続いて、変換動作が開
始される。抵抗ラダー回路１の分解能が１／２５６で逐
次比較レジスタ５が８ビツトであるとすると、変換開始
前、逐次比較レジスタ５は基準電圧■、の１／２の電圧
値Ｖ、／２に相当するディジタル値（７ＦＨ）に設定さ
れている。これにより、抵抗ラダー回路１はＶ、／２を
分割電圧として出力している。端子２に入力されたアナ
ログ電圧と抵抗ラダー回路１の分割電圧Ｖ、／２とが電
圧比較回路３によって比較され、その比較結果がＡＮＤ
ゲート４１を介して逐次比較レジスタ５の最上位ビット
に格納される。アナログ入力電圧Ｖｌ、がＶ、／２より
大きければ、逐次比較レジスタ５の最上位ビットは“１
”となり、同時に次の下位ビットを“０″に設定し、そ
の値は（ＢＦＨ）となる。一方、アナログ入力電圧ＶＩ
ｆｉがＶ、　／２より小さければ、逐次比較レジスタ５
の最上位ビットはＯ′′となり、同時に次の下位ビット
をＯ″に設定し、その値は（３ＦＨ）となる。１回の比
較が終了するとクロック信号ψ１が出力される。カウン
タ６はタロツク信号ψ１に同期してカウントアツプ動作
をする。これにより、カウント値が１″になるので、デ
コーダ７はＡＮＤゲート４２にＩＩ　Ｉ　ＩＩを出力す
る。このとき、カウント値“０″のときに確定した逐次
比較レジスタ５の出力は、セレクタ１２を介して抵抗ラ
ダー回路１に入力される。これにより、抵抗ラダー回路
１内の基準電圧Ｖｒのタップ出力が選択され、アナログ
入力電圧ｖＩｆｌと比較される。以降、１回の比較が終
了する毎にカウンタ６がカウントアツプし、アナログ入
力電圧Ｖｌａが抵抗ラダー回路１の出力電圧と比較され
、比較結果が逐次比較レジスタ５の最下位ビットへ至る
まで厘次格納されると、カウンタ６のカウントアツプ動
作が終り、ディジタル変換サイクルが終了する。従って
、変換終了時、逐次比較レジスタ５の内容はアナログ入
力電圧を１／２５６の分解能で近似したディジタル値を
示すものとなる。

次にテストモードによる抵抗ラダー回路１のテスト動作
について説明する。

モードレジスタ１１に“１”を設定すると、セレクタ１
２はカウンタ１３の出力を抵抗ラダー回路１に入力する
。また、スイッチ１４は端子２を抵抗ラダー回路１の出
力端に接続する。カウンタ１３がリセットされ、そのカ
ウント値が初期値゛０″に設定される。そのカウント値
はセレクタ１６を介して抵抗ラダー回路１に入力される
。抵抗ラダー回路１はカウンタ１３の内容によって基準
電圧の所定の分割電圧αＶｒを出力する。抵抗うダー回
路１の分解能が１／２５６の場合、カウンタ１３は８ビ
ツトであるから、抵抗ラダー回路１は、カウンタ１３の
計数値ｍに対応した電圧、即ち、基準電圧Ｖ、のｍ　／
　２５６倍の電圧を出力する。この電圧は、カウンタ１
３をカウントアツプすることにより次々に出力される。

この分割電圧はスイッチ１４を介して端子２に出力され
る。従って、端子２の電圧αｖｒを外部で測定すること
により、変換精度を決定するラダー抵抗のテストを実行
することができる。

なお、電圧比較回路３の動作は、モードレジスタ１１に
“０“を設定して、端子２に３乃至４種類のアナログ電
圧を入力することにより従来例と同様のＡ／Ｄ変換動作
テストを実施すればよい。

第２図は本発明の他の実施例を示す図である。

この実施例では、第１図のセレクタ１２及びカウンタ１
３の代わりに、逐次比較レジスタ１５の出力を、モード
レジスタ１１が“１′′のとき、テスト用のディジタル
値として外部から指定できるように構成している。この
ため、テストモード時は、逐次比較レジスタ１５の出力
によって抵抗ラダー回路１は、基準電圧のタップ出力を
選択し、これをスイッチ１４を介して端子２に出力する
。その他の構成要件は、先の実施例と同じである。

この実施例によれば、モードレジスタ１１を介して、逐
次比較レジスタ１５に対してテストしたいディジタル値
を入力できるため、精度をあまり必要としない場合、任
意のディジタル値のテストのみ行なうことによってテス
ト時間をより短くすることができる。

なお、モードレジスタ１１が“０″のときは、通常のＡ
／Ｄコンバータとして動作する。

以上の各実施例では、テストモード設定のため、モード
レジスタを設けたが、外部端子等からテストモードを設
定してもよい。

［発明の効果］ 以上説明したように、本発明は、テストモードによりＡ
／Ｄ変換精度の基準となるラダー抵抗の各電圧レベルを
外部に直接出力し、これを測定できるため、テストの際
にＡ／Ｄ変換動作時間を必要とせず、雉時間でテストを
完了できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るＡ／Ｄコンバータのブロ
ック図、第２図は本発明の他の実施例に係るＡ／Ｄコン
バータのブロック図、第３図は従来のＡ／Ｄコンバータ
のブロック図である。 １；抵抗ラダー回路、２；端子、３；電圧比較回路、４
１乃至４ｎ　；ＡＮＤゲート、５，１５；逐次比較レジ
スタ、６；カウンタ、７；デコーダ、１１；モードレジ
スタ、１２；セレクタ、１３；カウンタ、１４；スイッ
チ

Claims (1)

【特許請求の範囲】
1. （１）基準電圧を分割して得られる複数の分割電圧のう
   ち指定された分割電圧を出力する抵抗ラダー回路と、ア
   ナログ電圧を入力する入力端子と、この入力端子を介し
   て入力される前記アナログ電圧と前記指定された分割電
   圧とを比較する電圧比較回路と、この電圧比較回路の比
   較結果を逐次格納する逐次比較レジスタと、テストモー
   ドと通常動作モードとを切替えるためのモード切替え手
   段と、前記抵抗ラダー回路に対して通常モード時は前記
   逐次比較レジスタの出力に基づいて分割電圧を指定しテ
   ストモード時は観測したい分割電圧を指定する手段と、
   通常モード時は前記入力端子を前記電圧比較回路の一方
   の入力に接続しテストモード時には前記端子を前記抵抗
   ラダー回路の出力と接続するスイッチとを具備したこと
   を特徴とするアナログ・デイジタル変換回路。