JPH10268004A - ロジックテスタ - Google Patents
ロジックテスタInfo
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- JPH10268004A JPH10268004A JP9071110A JP7111097A JPH10268004A JP H10268004 A JPH10268004 A JP H10268004A JP 9071110 A JP9071110 A JP 9071110A JP 7111097 A JP7111097 A JP 7111097A JP H10268004 A JPH10268004 A JP H10268004A
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- Japan
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】ロジックテスタに元々用意されているフェイル
メモリに任意書込み機能を付加し、ＡＤあるいはＤＡ変
換器をテストすることのできる安価で高速なロジックテ
スタを実現する。 【解決手段】被試験対象のＡＤ変換器またはＤＡ変換器
のテストを行うロジックテスタであって、前記被試験対
象のＡＤ変換器またはＤＡ変換器の変換点での値をフェ
イルメモリに記憶すると共にその記憶値に基づき演算に
よりＡＤ変換器またはＤＡ変換器の直流特性を求めるこ
とができるように構成する。
メモリに任意書込み機能を付加し、ＡＤあるいはＤＡ変
換器をテストすることのできる安価で高速なロジックテ
スタを実現する。 【解決手段】被試験対象のＡＤ変換器またはＤＡ変換器
のテストを行うロジックテスタであって、前記被試験対
象のＡＤ変換器またはＤＡ変換器の変換点での値をフェ
イルメモリに記憶すると共にその記憶値に基づき演算に
よりＡＤ変換器またはＤＡ変換器の直流特性を求めるこ
とができるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、被測定対象物（以
下ＤＵＴという）の応答信号と期待値を比較して得たフ
ェイルデータに基づき、ＤＵＴの良否をテストするロジ
ックテスタに関し、特にフェイルデータを書込むフェイ
ルメモリを有効利用して安価で高速なロジックテスタを
実現するための改良に関するものである。
下ＤＵＴという）の応答信号と期待値を比較して得たフ
ェイルデータに基づき、ＤＵＴの良否をテストするロジ
ックテスタに関し、特にフェイルデータを書込むフェイ
ルメモリを有効利用して安価で高速なロジックテスタを
実現するための改良に関するものである。
【０００２】
【従来の技術】近年、アナログ・デジタル変換器（以下
ＡＤ変換器という）やデジタル・アナログ変換器（以下
ＤＡ変換器という）を内蔵したマイクロプロセッサに代
表されるミックスドシグナルＬＳＩを対象とし、そのＡ
Ｄ／ＤＡの良否も判定することのできるロジックテスタ
が出現している。
ＡＤ変換器という）やデジタル・アナログ変換器（以下
ＤＡ変換器という）を内蔵したマイクロプロセッサに代
表されるミックスドシグナルＬＳＩを対象とし、そのＡ
Ｄ／ＤＡの良否も判定することのできるロジックテスタ
が出現している。
【０００３】従来の通常のロジックテスタでは、デジタ
ル・ファンクション・テストにおいてフェイルした場
合、アドレス値やインデックスカウンタ値、フェイルピ
ン情報などをフェイルメモリに記憶するようになってい
る。
ル・ファンクション・テストにおいてフェイルした場
合、アドレス値やインデックスカウンタ値、フェイルピ
ン情報などをフェイルメモリに記憶するようになってい
る。
【０００４】特に、ミックスドシグナルＬＳＩを測定対
象とするロジックテスタにおいては、ＡＤ変換器のテス
トの際、ＡＤ変換器出力コードを一度キャプチャメモリ
に記憶しておき、その後キャプチャメモリから前記出力
データを読み出しこれに適宜の演算を施してＡＤ変換器
の良否を判定するようにしている。
象とするロジックテスタにおいては、ＡＤ変換器のテス
トの際、ＡＤ変換器出力コードを一度キャプチャメモリ
に記憶しておき、その後キャプチャメモリから前記出力
データを読み出しこれに適宜の演算を施してＡＤ変換器
の良否を判定するようにしている。
【０００５】
【発明が解決しようとする課題】ところで、従来のミッ
クスドシグナルＬＳＩを測定対象とするロジックテスタ
においては、フェイルメモリに、フェイルしたアドレス
値やインデックスカウンタ値、フェイルピン情報などを
記憶するものの、ＡＤ変換器の出力データを高精度に記
憶・保存することはできなかった。そのため、フェイル
メモリとは別に、ＡＤ変換器の出力データを高精度に記
憶・保存するための高価なキャプチャメモリを必要と
し、ロジックテスタとしては高価となり、また処理速度
も低下するという欠点があった。
クスドシグナルＬＳＩを測定対象とするロジックテスタ
においては、フェイルメモリに、フェイルしたアドレス
値やインデックスカウンタ値、フェイルピン情報などを
記憶するものの、ＡＤ変換器の出力データを高精度に記
憶・保存することはできなかった。そのため、フェイル
メモリとは別に、ＡＤ変換器の出力データを高精度に記
憶・保存するための高価なキャプチャメモリを必要と
し、ロジックテスタとしては高価となり、また処理速度
も低下するという欠点があった。
【０００６】本発明の目的は、このような点に鑑み、ロ
ジックテスタに元々用意されているフェイルメモリに任
意書込み機能を付加し、ＡＤあるいはＤＡ変換器をテス
トすることのできる安価で高速なロジックテスタを実現
することにある。
ジックテスタに元々用意されているフェイルメモリに任
意書込み機能を付加し、ＡＤあるいはＤＡ変換器をテス
トすることのできる安価で高速なロジックテスタを実現
することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明では、被試験対象のＡＤ変換器またはＤ
Ａ変換器のテストを行うロジックテスタであって、前記
被試験対象のＡＤ変換器またはＤＡ変換器の変換点での
値をフェイルメモリに記憶すると共にその記憶値に基づ
き演算によりＡＤ変換器またはＤＡ変換器の直流特性を
求めることができるように構成したことを特徴とする。
るために本発明では、被試験対象のＡＤ変換器またはＤ
Ａ変換器のテストを行うロジックテスタであって、前記
被試験対象のＡＤ変換器またはＤＡ変換器の変換点での
値をフェイルメモリに記憶すると共にその記憶値に基づ
き演算によりＡＤ変換器またはＤＡ変換器の直流特性を
求めることができるように構成したことを特徴とする。
【０００８】
【作用】被試験対象のＡＤ変換器またはＤＡ変換器の各
変換点での値をフェイルメモリに保存する。その後それ
らの値から演算により被試験対象のＡＤ変換器またはＤ
Ａ変換器の直流特性を求めることができる。
変換点での値をフェイルメモリに保存する。その後それ
らの値から演算により被試験対象のＡＤ変換器またはＤ
Ａ変換器の直流特性を求めることができる。
【０００９】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るロジックテスタの一実施
例を示す構成図である。図中、１はＤＡ変換器、２はＤ
ＵＴ、３は比較器、４はマッチ回路、５はフェイルメモ
リ、６は演算処理回路、７はパターンアドレス・ジェネ
レータ、８はパターンメモリ部、９はカウンタである。
説明する。図１は本発明に係るロジックテスタの一実施
例を示す構成図である。図中、１はＤＡ変換器、２はＤ
ＵＴ、３は比較器、４はマッチ回路、５はフェイルメモ
リ、６は演算処理回路、７はパターンアドレス・ジェネ
レータ、８はパターンメモリ部、９はカウンタである。
【００１０】ＤＡ変換器１は入力されるクロック数に応
じてアナログ信号を出力する。ＤＵＴ２はここではＡＤ
変換器であり、ＤＡ変換器１の出力をデジタル変換す
る。比較器３はＡＤ変換器２の出力（２値化信号）をさ
らに高精度化するために所定のスレッショルドレベルと
比較し２値化する。
じてアナログ信号を出力する。ＤＵＴ２はここではＡＤ
変換器であり、ＤＡ変換器１の出力をデジタル変換す
る。比較器３はＡＤ変換器２の出力（２値化信号）をさ
らに高精度化するために所定のスレッショルドレベルと
比較し２値化する。
【００１１】マッチ回路４は比較器３経由のＡＤ変換器
出力とパターンメモリ部８から与えられる期待値とを受
け、両者が一致したとき一致信号を出力する。この一致
信号はフェイルメモリ５にキャプチャデータイネーブル
（ＣＤＥ）信号として与えられ、このＣＤＥが発行され
たときパターンアドレス・ジェネレータ７から出力され
ているインデックス・カウンタの値がフェイルメモリ５
に書込まれる。
出力とパターンメモリ部８から与えられる期待値とを受
け、両者が一致したとき一致信号を出力する。この一致
信号はフェイルメモリ５にキャプチャデータイネーブル
（ＣＤＥ）信号として与えられ、このＣＤＥが発行され
たときパターンアドレス・ジェネレータ７から出力され
ているインデックス・カウンタの値がフェイルメモリ５
に書込まれる。
【００１２】パターンアドレス・ジェネレータ７はパタ
ーンメモリ部８に対してアドレスを発行する。パターン
メモリ部８は、メモリ部とフォーマッタ（図示せず）か
ら構成されている。メモリ部には各アドレスごとに、カ
ウンタ９用のクロック信号や制御信号（リセット、アッ
プカウント、ダウンカウント等の制御信号）、マッチ回
路４に与える期待値、ＡＤ変換器２に与える起動命令や
出力ビット数を選択するデータ等が予め記憶されてい
る。フォーマッタはメモリ部より出力されたデータを波
形整形して出力する機能を有する。
ーンメモリ部８に対してアドレスを発行する。パターン
メモリ部８は、メモリ部とフォーマッタ（図示せず）か
ら構成されている。メモリ部には各アドレスごとに、カ
ウンタ９用のクロック信号や制御信号（リセット、アッ
プカウント、ダウンカウント等の制御信号）、マッチ回
路４に与える期待値、ＡＤ変換器２に与える起動命令や
出力ビット数を選択するデータ等が予め記憶されてい
る。フォーマッタはメモリ部より出力されたデータを波
形整形して出力する機能を有する。
【００１３】このような構成における動作を次に説明す
る。パターンアドレス・ジェネレータ７はパターンメモ
リ部８にアドレスを与えて、予め格納されている期待
値、並びにインストラクションおよびデータを出力させ
る。期待値はマッチ回路４に、またインストラクション
およびデータはＡＤ変換器２に与えられる。インストラ
クションおよびデータはＡＤ変換器２の動作制御および
出力ビット数の指定に用いられる。
る。パターンアドレス・ジェネレータ７はパターンメモ
リ部８にアドレスを与えて、予め格納されている期待
値、並びにインストラクションおよびデータを出力させ
る。期待値はマッチ回路４に、またインストラクション
およびデータはＡＤ変換器２に与えられる。インストラ
クションおよびデータはＡＤ変換器２の動作制御および
出力ビット数の指定に用いられる。
【００１４】また、パターンアドレス・ジェネレータ７
は、カウンタ９へ何回クロックを与えたかをインデック
ス・カウンタとして記憶しており、これをフェイルメモ
リ５に出力する。
は、カウンタ９へ何回クロックを与えたかをインデック
ス・カウンタとして記憶しており、これをフェイルメモ
リ５に出力する。
【００１５】クロックを計数したカウンタ９の出力はＤ
Ａ変換器１でアナログ変換され、ＡＤ変換器２に与えら
れる。なお、ＤＡ変換器１としてはＡＤ変換器２に比べ
て十分な精度を持つものが使用される。
Ａ変換器１でアナログ変換され、ＡＤ変換器２に与えら
れる。なお、ＤＡ変換器１としてはＡＤ変換器２に比べ
て十分な精度を持つものが使用される。
【００１６】カウンタ９にはＡＤ変換器２の出力コード
が期待値コードに一致するまで繰り返しクロックが入力
される。一致したところでマッチ回路４からキャプチャ
データ・イネーブル信号が発せられ、その時点のインデ
ックス・カウンタの値がフェイルメモリ５に書込まれ
る。すなわち、ＡＤ変換器２の変換点における入力値
（この場合はＤＡ変換器１の入力コード）がフェイルメ
モリ５に書込まれる。
が期待値コードに一致するまで繰り返しクロックが入力
される。一致したところでマッチ回路４からキャプチャ
データ・イネーブル信号が発せられ、その時点のインデ
ックス・カウンタの値がフェイルメモリ５に書込まれ
る。すなわち、ＡＤ変換器２の変換点における入力値
（この場合はＤＡ変換器１の入力コード）がフェイルメ
モリ５に書込まれる。
【００１７】以降同様の動作を繰り返す。すなわち、パ
ターンアドレスを発行してＡＤ変換器の出力が期待値に
一致するごとにフェイルメモリ５にインデックスカウン
タの値を書込む動作を、ＡＤ変換器２の０コードからフ
ルコードまで繰り返す。この結果、各期待値に一致する
までのカウンタの増分がフェイルメモリ５に蓄積され
る。
ターンアドレスを発行してＡＤ変換器の出力が期待値に
一致するごとにフェイルメモリ５にインデックスカウン
タの値を書込む動作を、ＡＤ変換器２の０コードからフ
ルコードまで繰り返す。この結果、各期待値に一致する
までのカウンタの増分がフェイルメモリ５に蓄積され
る。
【００１８】フェイルメモリ５に記憶された各値（ステ
ップ値）をicode(n)とすると、ＡＤ変換器２が８ビット
出力の場合、フルコードに対するコードの総和icfullは
次の通りである。 icfull＝Σicode(i) ただし、Σはi=1から256までの加算
ップ値）をicode(n)とすると、ＡＤ変換器２が８ビット
出力の場合、フルコードに対するコードの総和icfullは
次の通りである。 icfull＝Σicode(i) ただし、Σはi=1から256までの加算
【００１９】また、コードの１LSBの値dutlsbは、 dutlsb＝icfull / 255 である。そして、微分直線性エラーdnl(i)は、 dnl(i)＝[icode(i)−icode(i-1)]−dutlsb ただし、i=1 to 256 で表される。
【００２０】また、積分直線性エラーinl(i)は、 inl(i)＝Σicode(n)−i×dutlsb ただし、i=1 to 255 で表される。
【００２１】演算処理回路６は、上記の演算を行いＡＤ
変換器２の直流特性を求めることができる。なお、上記
テストにかかる時間は、ＤＵＴ１の変換時間を１０μＳ
とし、１２ビット精度で測定したとすると、データ読み
出し時間が２０ｍＳ、変換時間が４０９６×１０μＳ、
演算時間が１０ｍＳかかるので、０コードからフルコー
ドまでのテスト１回にかかる合計時間は７０ｍＳであ
る。
変換器２の直流特性を求めることができる。なお、上記
テストにかかる時間は、ＤＵＴ１の変換時間を１０μＳ
とし、１２ビット精度で測定したとすると、データ読み
出し時間が２０ｍＳ、変換時間が４０９６×１０μＳ、
演算時間が１０ｍＳかかるので、０コードからフルコー
ドまでのテスト１回にかかる合計時間は７０ｍＳであ
る。
【００２２】図２は更に０レベルオフセットとフルコー
ドゲインも求め得るように構成された実施例の要部構成
図である。ＡＤ変換器２のテスト手順について説明する
と次の通りである。
ドゲインも求め得るように構成された実施例の要部構成
図である。ＡＤ変換器２のテスト手順について説明する
と次の通りである。
【００２３】ＤＡ変換器１の入力をゼロに設定（リセ
ット）する。 ＡＤ変換器２のゼロオフセットをサーチする。 すなわち、図２のスイッチ１３を図示のようにＡＤ変換
器２側に接続しておき、適宜掛算器１１と加算器１２に
信号（ＳＰＭＵ）を与えてＡＤ変換器２に入力する値を
変化させ、ＡＤ変換器２の出力コードをオール０から１
に、あるいは１からオール０に遷移させる。そのときの
ＡＤ変換器２の入力電圧を、図示しない直流電圧測定モ
ジュールで測定することにより、ゼロ点におけるオフセ
ットを求める。
ット）する。 ＡＤ変換器２のゼロオフセットをサーチする。 すなわち、図２のスイッチ１３を図示のようにＡＤ変換
器２側に接続しておき、適宜掛算器１１と加算器１２に
信号（ＳＰＭＵ）を与えてＡＤ変換器２に入力する値を
変化させ、ＡＤ変換器２の出力コードをオール０から１
に、あるいは１からオール０に遷移させる。そのときの
ＡＤ変換器２の入力電圧を、図示しない直流電圧測定モ
ジュールで測定することにより、ゼロ点におけるオフセ
ットを求める。
【００２４】ＤＡ変換器１にフルコードを設定する。 ＡＤ変換器２のフルスケールをサーチする。 すなわち、図２の掛算器１１と加算器１２に信号ＳＰＭ
Ｕを適宜与えてＡＤ変換器２に入力する値を変化させ、
ＡＤ変換器２の出力コードがフルスケール（ＦＳ）から
ＦＳ−１に、あるいはＦＳ−１からフルスケールに遷移
するときのＡＤ変換器の入力電圧を、図示しない直流電
圧測定モジュールで測定することによりフルスケール点
を求める。
Ｕを適宜与えてＡＤ変換器２に入力する値を変化させ、
ＡＤ変換器２の出力コードがフルスケール（ＦＳ）から
ＦＳ−１に、あるいはＦＳ−１からフルスケールに遷移
するときのＡＤ変換器の入力電圧を、図示しない直流電
圧測定モジュールで測定することによりフルスケール点
を求める。
【００２５】カウンタ９をインクリメントあるいはデ
クリメントさせながら、ＡＤ変換器出力が期待値に一致
するまでカウンタ９にクロックを送る。一致するとマッ
チ回路４からキャプチャデータ・イネーブルが発せら
れ、フェイルメモリ５にインデックスカウンタの値（カ
ウンタに与えたクロック数）が書込まれる。
クリメントさせながら、ＡＤ変換器出力が期待値に一致
するまでカウンタ９にクロックを送る。一致するとマッ
チ回路４からキャプチャデータ・イネーブルが発せら
れ、フェイルメモリ５にインデックスカウンタの値（カ
ウンタに与えたクロック数）が書込まれる。
【００２６】上記の動作をＡＤ変換器２のすべての
コードにわたって繰り返す。 結果としてフェイルメモリ５にはＡＤ変換器２の出力
が１ビット増加するごとのカウンタの増加分（微分直線
性）が記憶されている。この値を演算処理回路６で演算
することによりＡＤ変換器２の直流特性を求めることが
できる。また、積分の直線性も求めることができる。
コードにわたって繰り返す。 結果としてフェイルメモリ５にはＡＤ変換器２の出力
が１ビット増加するごとのカウンタの増加分（微分直線
性）が記憶されている。この値を演算処理回路６で演算
することによりＡＤ変換器２の直流特性を求めることが
できる。また、積分の直線性も求めることができる。
【００２７】他方、ＤＵＴに組み込まれているＤＡ変換
器（被試験ＤＡ変換器という）２ａについても次の手順
によりテストを行うことができる。なお、このテストの
場合、被試験ＤＡ変換器２ａへは図示しないモジュール
からデジタルコードが印加され、そのアナログ出力はア
ナログ比較器１４でＤＡ変換器１の出力（詳しくは掛算
器１１と加算器１２とスイッチ１３経由の出力）と比較
される。比較器１４の出力が反転したとき両者が一致し
たと判断される。
器（被試験ＤＡ変換器という）２ａについても次の手順
によりテストを行うことができる。なお、このテストの
場合、被試験ＤＡ変換器２ａへは図示しないモジュール
からデジタルコードが印加され、そのアナログ出力はア
ナログ比較器１４でＤＡ変換器１の出力（詳しくは掛算
器１１と加算器１２とスイッチ１３経由の出力）と比較
される。比較器１４の出力が反転したとき両者が一致し
たと判断される。
【００２８】ＤＡ変換器１と被試験ＤＡ変換器２ａの
入力を共にゼロコードに設定する。 被試験ＤＡ変換器２ａのゼロオフセットをサーチす
る。すなわち、適宜掛算器１１と加算器１２に信号を与
え、被試験ＤＡ変換器２ａのゼロ電圧とスイッチ１２経
由の加算器１２の出力とを合わせ、ゼロオフセットを求
める。
入力を共にゼロコードに設定する。 被試験ＤＡ変換器２ａのゼロオフセットをサーチす
る。すなわち、適宜掛算器１１と加算器１２に信号を与
え、被試験ＤＡ変換器２ａのゼロ電圧とスイッチ１２経
由の加算器１２の出力とを合わせ、ゼロオフセットを求
める。
【００２９】被試験ＤＡ変換器２ａとＤＡ変換器１に
フルコードを設定する。 フルスケールをサーチする。すなわち、被試験ＤＡ変
換器２ａにフルスケールのコードを与え、掛算器１１と
加算器１２に適宜信号を与えて被試験ＤＡ変換器２ａの
フルスケール電圧とＤＡ変換器１のフルスケールとを合
わせる。
フルコードを設定する。 フルスケールをサーチする。すなわち、被試験ＤＡ変
換器２ａにフルスケールのコードを与え、掛算器１１と
加算器１２に適宜信号を与えて被試験ＤＡ変換器２ａの
フルスケール電圧とＤＡ変換器１のフルスケールとを合
わせる。
【００３０】被試験ＤＡ変換器２ａに所定のコードを
セットしてアナログ電圧を出力させておき、他方ＤＡ変
換器１の入力のカウンタ９をインクリメントあるいはデ
クリメントして、比較器１４で被試験ＤＡ変換器２ａの
出力電圧と加算器１２経由で出力されるＤＡ変換器１の
出力とを比較し、比較器１４の出力が反転する点をマッ
チ回路４で検出する。反転したところでフェイルメモリ
５にインデックス・カウンタの値を書込む。
セットしてアナログ電圧を出力させておき、他方ＤＡ変
換器１の入力のカウンタ９をインクリメントあるいはデ
クリメントして、比較器１４で被試験ＤＡ変換器２ａの
出力電圧と加算器１２経由で出力されるＤＡ変換器１の
出力とを比較し、比較器１４の出力が反転する点をマッ
チ回路４で検出する。反転したところでフェイルメモリ
５にインデックス・カウンタの値を書込む。
【００３１】上記を繰り返し、被試験ＤＡ変換器２
ａの全コード分測定する。 以上の結果、フェイルメモリ５にはカウンタ９の増加
分（微分直線性）が記憶されている。この値を演算処理
回路６で演算することにより被試験ＤＡ変換器２ａの直
流特性を求めることができる。また、積分の直線性も求
めることができる。
ａの全コード分測定する。 以上の結果、フェイルメモリ５にはカウンタ９の増加
分（微分直線性）が記憶されている。この値を演算処理
回路６で演算することにより被試験ＤＡ変換器２ａの直
流特性を求めることができる。また、積分の直線性も求
めることができる。
【００３２】なお、本発明の以上の説明は、説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
【００３３】
【発明の効果】以上説明したように本発明によれば次の
ような効果がある。従来ＡＤ変換器あるいはＤＡ変換器
を測定するためには、キャプチャメモリなどの高価なオ
プションを用意するか、またはテスト時間をかけてスタ
ティックにＡＤ変換器のコードあるいはＤＡ変換器の出
力電圧を読取っていた。しかし、本発明によれば、元々
ロジックテスタの基本構成要素であるフェイルメモリを
有効利用してインデックスカウンタの値を書込む機能を
付加することにより、安価で高速にＡＤ／ＤＡ変換器の
テストを行うことのできるロジックテスタを容易に実現
することができる。
ような効果がある。従来ＡＤ変換器あるいはＤＡ変換器
を測定するためには、キャプチャメモリなどの高価なオ
プションを用意するか、またはテスト時間をかけてスタ
ティックにＡＤ変換器のコードあるいはＤＡ変換器の出
力電圧を読取っていた。しかし、本発明によれば、元々
ロジックテスタの基本構成要素であるフェイルメモリを
有効利用してインデックスカウンタの値を書込む機能を
付加することにより、安価で高速にＡＤ／ＤＡ変換器の
テストを行うことのできるロジックテスタを容易に実現
することができる。
【図１】本発明に係るロジックテスタの一実施例を示す
構成図
構成図
【図２】図１の要部構成図である。
１ ＤＡ変換器 ２ ＡＤ変換器 ２ａ ＤＡ変換器 ３，３ａ，１４ 比較器 ４ マッチ回路 ５ フェイルメモリ ６ 演算処理回路 ７ パターンアドレス・ジェネレータ ８ パターンメモリ部 ９ カウンタ １１ 掛算器 １２ 加算器 １３ スイッチ
Claims (4)
- 【請求項１】被試験対象のＡＤ変換器またはＤＡ変換器
のテストを行うロジックテスタであって、 前記被試験対象のＡＤ変換器またはＤＡ変換器の変換点
での値をフェイルメモリに記憶すると共にその記憶値に
基づき演算によりＡＤ変換器またはＤＡ変換器の直流特
性を求めることができるように構成したことを特徴とす
るロジックテスタ。 - 【請求項２】前記ＡＤ変換器を被試験対象とする場合
は、予め備えられたＤＡ変換器の出力を前記被試験対象
のＡＤ変換器に与え、このＡＤ変換器の各出力コードに
対するＤＡ変換器の入力コードの値を前記変換点の値と
してフェイルメモリに記憶するように構成したことを特
徴とする請求項１記載のロジックテスタ。 - 【請求項３】前記ＤＡ変換器を被試験対象とする場合
は、予め備えられたＤＡ変換器の出力と前記被試験対象
のＤＡ変換器の出力とを比較する比較器を備え、前記被
試験対象のＤＡ変換器の各入力コードにおいて各出力が
前記予め備えられたＤＡ変換器の出力と一致したときの
前記予め備えられたＤＡ変換器の入力コードの値を前記
変換点の値としてフェイルメモリに記憶するように構成
したことを特徴とする請求項１記載のロジックテスタ。 - 【請求項４】前記フェイルメモリに記憶される各変換点
の値は、前回値からの増加分または減少分の値であるこ
とを特徴とする請求項１または２または３記載のロジッ
クテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9071110A JPH10268004A (ja) | 1997-03-25 | 1997-03-25 | ロジックテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9071110A JPH10268004A (ja) | 1997-03-25 | 1997-03-25 | ロジックテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10268004A true JPH10268004A (ja) | 1998-10-09 |
Family
ID=13451095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9071110A Ceased JPH10268004A (ja) | 1997-03-25 | 1997-03-25 | ロジックテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10268004A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002214305A (ja) * | 2001-01-15 | 2002-07-31 | Kawasaki Microelectronics Kk | Ａｄコンバータ |
| KR20030067890A (ko) * | 2002-02-08 | 2003-08-19 | 삼성전자주식회사 | 믹스드 신호용 반도체 소자 테스터 및 이를 이용한 검사방법 |
| JP2009128172A (ja) * | 2007-11-22 | 2009-06-11 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2011041224A (ja) * | 2009-08-18 | 2011-02-24 | Advantest Corp | 測定装置および測定方法 |
| WO2014012343A1 (zh) * | 2012-07-20 | 2014-01-23 | 中国科学院深圳先进技术研究院 | 基于片上系统或系统级封装的内建自测试系统 |
-
1997
- 1997-03-25 JP JP9071110A patent/JPH10268004A/ja not_active Ceased
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|---|---|---|---|---|
| JP2002214305A (ja) * | 2001-01-15 | 2002-07-31 | Kawasaki Microelectronics Kk | Ａｄコンバータ |
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| JP2009128172A (ja) * | 2007-11-22 | 2009-06-11 | Yokogawa Electric Corp | 半導体試験装置 |
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