JPH02270344A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02270344A JPH02270344A JP9108689A JP9108689A JPH02270344A JP H02270344 A JPH02270344 A JP H02270344A JP 9108689 A JP9108689 A JP 9108689A JP 9108689 A JP9108689 A JP 9108689A JP H02270344 A JPH02270344 A JP H02270344A
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- Japan
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- layers
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- crystal semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、新規な素子分離方法を含む半導体装置の製造
方法に関する。
方法に関する。
［従来の技術］
従来、素子°分離方法として、接合分離法、誘電体分離
法が知られている。第２図は、接合分離法の代表例を模
式断面図で示したもので、この第２図例は、Ｎ形基板１
に対して、高濃度のＰ形埋込みおよび拡散層２を形成し
、Ｎ形基板１に対して島状に分離されたＮ形層３を設け
ることにより、Ｎ形層３に形成される素子を分離しよう
とするも・のである。ところが、このような方法では、
完全な素子間分離を行うことは困難である。その最大の
理由として分離に用いるＰ形拡散層２は、半導体層であ
るため、Ｎ形基板１の比抵抗に応じて、適切な比抵抗の
拡散層を用いる必要があり、プロセス条件に制約が生じ
ること、及び表面処理に依存した表面でのリークによる
分離不能が生じること、などが挙げられる。従って、完
全分離を目的とした素子間分離としては、誘電体分離が
一般的である。第３図は誘電体分離法の代表的構造を断
面図で示したもので、ポリシリコン基体４に誘電体（例
えば５ｉ０２）５で島状に分離された単結晶シリコン層
６を複数形成しようとするものである。
法が知られている。第２図は、接合分離法の代表例を模
式断面図で示したもので、この第２図例は、Ｎ形基板１
に対して、高濃度のＰ形埋込みおよび拡散層２を形成し
、Ｎ形基板１に対して島状に分離されたＮ形層３を設け
ることにより、Ｎ形層３に形成される素子を分離しよう
とするも・のである。ところが、このような方法では、
完全な素子間分離を行うことは困難である。その最大の
理由として分離に用いるＰ形拡散層２は、半導体層であ
るため、Ｎ形基板１の比抵抗に応じて、適切な比抵抗の
拡散層を用いる必要があり、プロセス条件に制約が生じ
ること、及び表面処理に依存した表面でのリークによる
分離不能が生じること、などが挙げられる。従って、完
全分離を目的とした素子間分離としては、誘電体分離が
一般的である。第３図は誘電体分離法の代表的構造を断
面図で示したもので、ポリシリコン基体４に誘電体（例
えば５ｉ０２）５で島状に分離された単結晶シリコン層
６を複数形成しようとするものである。
、［発明が解決しようとする課題］
ところが、上記の方法では、基板がポリシリコンとなる
ため、基板にデバイスを作り込むことが、できないとい
う不都合がある。
ため、基板にデバイスを作り込むことが、できないとい
う不都合がある。
ざらに、ポリシリコンの場合、単結晶シリコンに比べ熱
伝統゛率が悪いために放熱上問題があるなどの欠点があ
った。さらに、付随した問題としては、第２図に示す構
造を得るための技術的問題や経済性の問題があり、素子
分離技術として幅広い分野に適用するまでには至ってい
ないのが現状である。
伝統゛率が悪いために放熱上問題があるなどの欠点があ
った。さらに、付随した問題としては、第２図に示す構
造を得るための技術的問題や経済性の問題があり、素子
分離技術として幅広い分野に適用するまでには至ってい
ないのが現状である。
本発明は上記の点に鑑みなされたもので、基板への素子
の作り込みを可能とするとともに、完全な素子分離を実
現できるようにした半導体装置の製造方法を提供するこ
とを解決すべき課題とするものである。
の作り込みを可能とするとともに、完全な素子分離を実
現できるようにした半導体装置の製造方法を提供するこ
とを解決すべき課題とするものである。
［課題を解決するための手段］
本発明によれば、単結晶半導体基体上に島状絶縁膜層を
形成した後、エピタキシャル成長を行い、前記単結晶半
導体基体中、前記島状絶縁膜層が形成されていない部分
上に単結晶半導体層を形成するとともに、前記島状絶縁
膜層上に多結晶半導体層を形成し、その後、前記多結晶
半導体層を単結晶化して単結晶化半導体層となし、続い
て、前記単結晶半導体層と前記単結晶化半導体層とを分
離することを特徴とする半導体装置の製造方法が提供さ
れるものである。
形成した後、エピタキシャル成長を行い、前記単結晶半
導体基体中、前記島状絶縁膜層が形成されていない部分
上に単結晶半導体層を形成するとともに、前記島状絶縁
膜層上に多結晶半導体層を形成し、その後、前記多結晶
半導体層を単結晶化して単結晶化半導体層となし、続い
て、前記単結晶半導体層と前記単結晶化半導体層とを分
離することを特徴とする半導体装置の製造方法が提供さ
れるものである。
［作用１
本発明においては、単結晶半導体基板上に選択的に５ｈ
ｏ２などの絶縁体層を形成した後、エピタキシャル成長
を行い、その後、選択的に形成した絶縁体層上の多結晶
半導体層を単結晶化し、続いて、上記エピタキシャル層
と単結晶化層とを分離するという工程をとるため、絶縁
体層上の単結晶化層は、それぞれ絶縁体層で完全に分離
され、かつ、基板表面に露出しているエピタキシャル層
および基板上に任意にデバイスを作り込むことが可能と
なる。
ｏ２などの絶縁体層を形成した後、エピタキシャル成長
を行い、その後、選択的に形成した絶縁体層上の多結晶
半導体層を単結晶化し、続いて、上記エピタキシャル層
と単結晶化層とを分離するという工程をとるため、絶縁
体層上の単結晶化層は、それぞれ絶縁体層で完全に分離
され、かつ、基板表面に露出しているエピタキシャル層
および基板上に任意にデバイスを作り込むことが可能と
なる。
［実施例］
以下第１図Ａ−Ｄを参照して、本発明の一実施例につき
説明する。
説明する。
先ず、単結晶シリコン基板７を用意し、この単結晶シリ
コ１ン基板７上に、通常のフォト工程で選択的に窒化膜
８を形成した後、窒化膜８のないシリコン基板部分を選
択的に酸化し、酸化膜層９を形成する（第１１図Ａ）。
コ１ン基板７上に、通常のフォト工程で選択的に窒化膜
８を形成した後、窒化膜８のないシリコン基板部分を選
択的に酸化し、酸化膜層９を形成する（第１１図Ａ）。
酸化膜層９の厚さは１μｒＴｌ程度が好適である。
° 次に窒化膜８を除去し、選択的に酸化された部分以
外のシリコン基板が露出するようにフッ酸処理した後、
エピタキシャル成長を行い、シリコン基板が露出した部
分上にエピタキシャル層１０を形成する（第１図Ｂ）。
外のシリコン基板が露出するようにフッ酸処理した後、
エピタキシャル成長を行い、シリコン基板が露出した部
分上にエピタキシャル層１０を形成する（第１図Ｂ）。
この場合、酸化膜層９上にはポリシリコン層１１が形成
される。次に、エピタキシャル層１０を種として、レー
ザアニールによりポリシリコン層１１を単結晶化し、部
分的に酸化膜９が埋め込まれた単結晶シリコン基板を得
るようにする（第１図Ｃ）。この時のレーザアニール条
件は、例えば、Ａｒ連続発撮レーザ２０Ｗで、基板加熱
温度４００℃、レーザスキャンスピードｉｏｃｍ／Ｓで
ある。５ ｃｍｘ ５ ｃｍのアレー状ポリシリコン島
（厚さ１μｍ）が得られた。
される。次に、エピタキシャル層１０を種として、レー
ザアニールによりポリシリコン層１１を単結晶化し、部
分的に酸化膜９が埋め込まれた単結晶シリコン基板を得
るようにする（第１図Ｃ）。この時のレーザアニール条
件は、例えば、Ａｒ連続発撮レーザ２０Ｗで、基板加熱
温度４００℃、レーザスキャンスピードｉｏｃｍ／Ｓで
ある。５ ｃｍｘ ５ ｃｍのアレー状ポリシリコン島
（厚さ１μｍ）が得られた。
次に、エピタキシャル層１０と８１０２層９上の単結晶
化層１２とを通常のフｔト工程で分離加工することによ
り、基板７の表面上にエピタキシャル膜層１３と、複数
個の分離島１４とを有する基板が得られる（第１図Ｄ）
。 、 以上のように、本実施例によれば、単結晶シリコン基板
７上にエピタキシャル層１３と、このエピタキシャル層
１３及び単結晶シリコン基板７から完全に分離された複
数の分離島１４とを容易に形成でき、これを例えばスイ
ッチング電源に適用する場合には、エピタキシャル層１
３に縦型ＭＯ３ＦＥＴなどのパワ一部分を形成するとと
もに、分離島１４にはそれとは完全に素子分離がなされ
たロジック部分を作り込むことができる。
化層１２とを通常のフｔト工程で分離加工することによ
り、基板７の表面上にエピタキシャル膜層１３と、複数
個の分離島１４とを有する基板が得られる（第１図Ｄ）
。 、 以上のように、本実施例によれば、単結晶シリコン基板
７上にエピタキシャル層１３と、このエピタキシャル層
１３及び単結晶シリコン基板７から完全に分離された複
数の分離島１４とを容易に形成でき、これを例えばスイ
ッチング電源に適用する場合には、エピタキシャル層１
３に縦型ＭＯ３ＦＥＴなどのパワ一部分を形成するとと
もに、分離島１４にはそれとは完全に素子分離がなされ
たロジック部分を作り込むことができる。
なお、上述の実施例においては、島状分離部をなす５ｔ
Ｏ２層９をＬＯＣＯ３法で形成した場合につき述べたが
、この代りに、通常の熱酸化によるＳｉＯ２層ヤＣＶＤ
による５１０２層を形成し、これを部分的に除去するよ
うにしても良い。
Ｏ２層９をＬＯＣＯ３法で形成した場合につき述べたが
、この代りに、通常の熱酸化によるＳｉＯ２層ヤＣＶＤ
による５１０２層を形成し、これを部分的に除去するよ
うにしても良い。
［発明の効果］
本発明によれば、単結晶半導体層体上に単結晶半導体層
と、この単結晶半導体層及び単結晶半導体基体から完全
に素子分離された単結晶化半導体層とを有する半導体装
置を容易に製造“することができるという効果がある□
。
と、この単結晶半導体層及び単結晶半導体基体から完全
に素子分離された単結晶化半導体層とを有する半導体装
置を容易に製造“することができるという効果がある□
。
第１図Ａ−Ｄは本発明の製造方法の工程を示す断面図、
第２図は従来の接合分離法を示す断面図、第３図は従来
の誘電体分離法を示す断面図である。 １・・・Ｎ形シリコン基板、２・・・ＰＩ、３・・・島
状Ｎｌ１Ｕ、４・・・ポリシリコン基体、５・・・Ｓｉ
Ｏ２層、６・・・Ｎ形シリコン層、７・・・単結晶シリ
コン、８・・・窒化膜、９・・・ＳｉＯ２層、１０・・
・エピタキシャル層、１１・・・ポリシリコン層、１２
・・・単結晶化層、１３・・・エピタキシャル層、１４
・・・分離島 り 第１図
第２図は従来の接合分離法を示す断面図、第３図は従来
の誘電体分離法を示す断面図である。 １・・・Ｎ形シリコン基板、２・・・ＰＩ、３・・・島
状Ｎｌ１Ｕ、４・・・ポリシリコン基体、５・・・Ｓｉ
Ｏ２層、６・・・Ｎ形シリコン層、７・・・単結晶シリ
コン、８・・・窒化膜、９・・・ＳｉＯ２層、１０・・
・エピタキシャル層、１１・・・ポリシリコン層、１２
・・・単結晶化層、１３・・・エピタキシャル層、１４
・・・分離島 り 第１図
Claims (1)
- 単結晶半導体基体上に島状絶縁膜層を形成した後、エピ
タキシャル成長を行い、前記単結晶半導体基体中、前記
島状絶縁膜層が形成されていない部分上に単結晶半導体
層を形成するとともに、前記島状絶縁膜層上に多結晶半
導体層を形成し、その後、前記多結晶半導体層を単結晶
化して単結晶化半導体層となし、続いて、前記単結晶半
導体層と前記単結晶化半導体層とを分離することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9108689A JPH02270344A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9108689A JPH02270344A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270344A true JPH02270344A (ja) | 1990-11-05 |
Family
ID=14016711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9108689A Pending JPH02270344A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270344A (ja) |
-
1989
- 1989-04-11 JP JP9108689A patent/JPH02270344A/ja active Pending
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