JPH02270373A

JPH02270373A - ベーシックセル回路

Info

Publication number: JPH02270373A
Application number: JP9141589A
Authority: JP
Inventors: Masayuki Oshima; 大嶋　正幸
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1989-04-11
Filing date: 1989-04-11
Publication date: 1990-11-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野１本発明は、半導体集積回路のゲートアレイ装置における
ベーシックセルの構成に関する。

［従来の技術］従来のゲートアレイ装置のベーシックセルは、第７図に
示されるようにＭＯＳＦＥＴが全てエンハンスメント形
（以下、エンハンスと略す）であった。

［発明が解決しようとする課顕］従来のゲートアレイ装置のベーシックセルは前述したよ
うに全てエンハンスＭＯ５ＦＥＴで形成されている為に
構成した回路の特性が一意的に定まってしまつので、単
なる論理回路には適しているが微妙な電気特性の要求さ
れる回路を構成することが出来なかった。

そこで本発明は従来のベーシックセルの問題点を解決す
るもので、その目的とするところはゲートアレイであり
ながら様々な電気特性の回路を実現出来るベーシックセ
ルを提供するところにある。

〔課題を解決するための手段１本発明のベーシックセル回路は、ａ）半導体集積回路のゲートアレイ装置におけるアレイ
状に配列されたベーシックセルにおいて、ｂ）第１の極性の複数個のＭＯＳＦＥＴと、Ｃ）第２の
極性の複数個のＭＯＳＦＥＴとからなり、ｄ）前記第１の極性の複数個のＭＯＳＦＥＴ。

または前記第２の極性の複数個のＭＯＳＦＥＴにおいて
、少なくとも１個以上のＭＯＳＦＥＴがデプレＭＯ５Ｆ
ＥＴであることを特徴とする。

［実　施　例１本発明の第１の実施例として第１図にベーシックセルの
構成図を示す。

第１図において、１１３．１１４，１１５゜１１６はＭ
ＯＳＦＥＴのゲート電極となるポリシリコンであり、１
０７、ｌＯ８，１０９，１１０はＰ０拡散であり、１１
１．１１２、はＮ０拡散である。ポリシリコンとＰ”ｔ
１２：敗の重なった部分にＰ型ＭＯ５ＦＥＴＩＯ１，１
０２，１０３゜１０４が形成され、ポリシリコンとＮ０
拡敢の重なった部分にＮ型ＭＯ５ＦＥＴ１０５．１０６
が形成されている。なお１０１，１０２のＰ型ＭＯ５Ｆ
ＥＴはデプレであり、１０３．１０４゜１０５．１０６
のＭＯＳＦＥＴはエンハンスである。

第１図を基に様々な回路が構成されるが、その第１の例
を第２図に示す。第２図において簡単化の為、ポリシリ
コンとアルミ配線とを接続するコンタクトホール、及び
Ｐ゛もしくはＮ０拡散とアルミ配線とを接続するコンタ
クトホールをＸ印で表わし、またコンタクトホールから
取り出されたアルミ配線を１本の直線で表わしである。

さて、デプレＰ型ＭＯ５ＦＥＴ２０１のゲート電極２１
３とソース電極２１７は正極の電源端子Ｖ。、。

に接続されている。エンハンスＮ型ＭＯ５ＦＥＴ２０６
のソース電極２２０は負極の電源端子ＶＢＨに接続され
ている。エンハンスＰ型ＭＯ３ＦＥＴ２０４のドレイン
電極２１０とエンハンスＮ型ＭＯ５ＦＥＴ２０６のドレ
イン電極２１２は互いに接続され出力２２１となってい
る。２１６はエンハンスＰ型ＭＯ５ＦＥＴ２０４とエン
ハンスＮ型ＭＯ５ＦＥＴ２０６の共通ゲート電極であり
、入力となっている。

第２図の等価回路図が第３図であり、インバータ回路を
構成している。第３図において人力３１６、出力３２１
は第２図の２１６，２２１にそれぞれ対応している。ま
た第３図のデプレＰ型ＭＯ５ＦＥＴ３０１、エンハンス
Ｐ型ＭＯ３ＦＥＴ３０４、エンハンスＮ型ＭＯ５ＦＥＴ
３０６は、第２図のデプレＰ型ＭＯＳＦＥＴ２０１、エ
ンハンスＰ型ＭＯ３ＦＥＴ２０４、エンハンスＮ型ＭＯ
３ＦＥＴ２０６にそれぞれ対応している。

第４図は第１図のベーシックセルを基に回路を構成した
第２の例である。第４図はデプレＰ型ＭＯ５ＦＥＴを使
用せず、エンハンスＰ型ＭＯ３ＦＥＴ４０４のソース電
極を正極の電源端子Ｖｏ。に接続してインバータ回路を
構成している。その等価回路図を第５図に示す、したが
って第２図、第４図ともインバータ回路の構成例である
が、第２図と第４図の違いはデプレＰ型ＭＯ５ＦＥＴの
使用の有無による駆動能力の差である。この差はインパ
ーク回路としてのロジックレベル、遅延、消費電流等の
特性差となって現われる。

また、デプレＰ型ＭＯ５ＦＥＴ２０１のゲート電極２１
３がＶ。ｌｌｌに接続しているため、ソース・ドレイン
間電圧Ｖ　ｏｉｏがスレッショルド電圧Ｖア、Ｄ以上に
なるとソース・ドレイン間を流れる電流Ｉ。。は飽和領
域となり（１）式に示される値で安定する。

Ｉｏｏ−坏β、。・ＶＴＰＯ′・・・（１）この工。。

は、Ｖ　ＴＰＤ以上のソース・ドレイン間電圧に左右さ
れないため、第２図の回路は可変電源電圧に対する定電
流回路として使用することが出来る。このように第１図
のようなデプレＰ型ＭＯ５ＦＥＴを含むベーシックセル
の構成により、様々な特性のインバータ回路を選択する
ことがわかる。

またインバータ回路のみならず、他の論理回路において
も同様に様々な特性の論理回路を構成することが出来る
。

第６図は、本発明の第２の実施例のベーシックセルの構
成図である。第６図において、６０１．６０２はデプレ
Ｐ型ＭＯ５ＦＥＴ、６０３゜６０４はエンハンスＰ型Ｍ
Ｏ５ＦＥＴ、６０５．６０６はエンハンスＮ型ＭＯ５Ｆ
ＥＴ、６０７゜６０８はデプレＮ型ＭＯＳＦＥＴである
。第６図はＰ型とＮ型のデプレＭＯ５ＦＥＴを設けた例
であり、第１図のベーシックセルの例に比較して回路構
成においてより選択の自由度が高くなっている。

［発明の効果］以上、本発明によればゲートアレイ装置のベーシックセ
ルにおいてデプレＭＯ５ＦＥＴを組み込んでいるので、
様々な電気特性の回路が得られるという効果がある。

また従来のゲートアレイ装置では実現できなかった回路
も提供できるという効果がある。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示すベーシックセル
の構成図である。第２図は、第１図のベーシックセルを用いた第１例の回
路パターン図である。第３図は、第２図の等価回路図である。第４図は、第１図のベーシックセルを用いた第２例の回
路パターン図である。第５図は、第４図の等価回路図である。第６図は、本発明の第２の実施例を示すベーシックセル
の構成図である。第７図は、従来例を示すベーシックセルの構成図である
。１０１．１０２．２０１．３０１．６０１．６０２・・
・デプレＰ型ＭＯＳ　Ｆ　Ｅｒ２Ｏ３，６０８・・・デプレＮ型ＭＯ３ＦＥＴ１０３．１０４．２０４．３０４．４０４．５０４、６
０３．６０４．７０１　、７０２・・・エンハンスＰ型
ＭＯ５ＦＥＴ１０５、１０６、２０６、３０６．　４０６．５０６、
６０５、６０６、７０３、７０４・・・エンハンスＮ型
ＭＯ５ＦＥＴ１０７、１０８、１０９、１１０、７０５・・・Ｐ９拡
散１１１　　、１１２．７０６・・・Ｎ゛拡敢１３、１１４．１１５．１１６，２１３゜２１６．３
１６、４１６、５１６．　７０７．７０８・・・ゲート
電極２１７、２１９、２２０．４１９、４２０・・ソース電
極２０７．２１０．２１２．４１０．４１２・・・ドレイ
ン電極２２１．３２１．４２１．５２１・・・出力端子以上第１０第２ｒ２１　　　　　　　第３回第４図茅６図第５Ｇ２θ♂　　７ｏ７た７自

Claims

【特許請求の範囲】ａ）半導体集積回路のゲートアレイ装置におけるアレイ
状に配列されたベーシックセルにおいて、ｂ）第１の極性の複数個の絶縁ゲート電界効果トランジ
スタ（以下、ＭＯＳＦＥＴと略す）と、ｃ）第２の極性
の複数個のＭＯＳＦＥＴとからなり、ｄ）前記第１の極性の複数個のＭＯＳＦＥＴ、または前
記第２の極性の複数個のＭＯＳＦＥＴにおいて、少なく
とも１個以上のＭＯＳＦＥＴがデプリーシヨン形（以下
、デプレと略す）ＭＯＳＦＥＴであることを特徴とする
ベーシックセル回路。