JPH02270372A - ベーシックセル回路 - Google Patents
ベーシックセル回路Info
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- JPH02270372A JPH02270372A JP9141489A JP9141489A JPH02270372A JP H02270372 A JPH02270372 A JP H02270372A JP 9141489 A JP9141489 A JP 9141489A JP 9141489 A JP9141489 A JP 9141489A JP H02270372 A JPH02270372 A JP H02270372A
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- Japan
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- mosfets
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- circuit
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- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 230000005669 field effect Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のゲートアレイ装置におけるベ
ーシックセルの構成に関する。
ーシックセルの構成に関する。
本発明はゲートアレイ装置のベーシックセルを構成する
絶縁ゲート電界効果トランジスタ（以下ＭＯ５ＦＥＴと
略す）において同一の極性でかつチャネル長が異なるも
のを組み込むことにより、特性が良く、効率的な回路を
提供するようにしたものである。
絶縁ゲート電界効果トランジスタ（以下ＭＯ５ＦＥＴと
略す）において同一の極性でかつチャネル長が異なるも
のを組み込むことにより、特性が良く、効率的な回路を
提供するようにしたものである。
従来のゲートアレイ装置のベーシックセルは例えば特許
出願公告昭５９−２５３８１のごとく第８図の例の様に
同一の極性のＭＯＳＦＥＴは同一のチャネル長から形成
されていた。なお第８図において８７．８８がポリシリ
コン、８５がＮ＋拡散、８６がＰ１拡散であり、ポリシ
リコン８７．８８とＮ＋拡散８５の重なる部分にＮ型Ｍ
ＯＳＦＥＴ８１．８２が形成され、ポリシリコン８７．
８８とＰ＋拡散８６の重なる部分にＰ型ＭＯＳＦＥＴ８
３．８４が形成されている。
出願公告昭５９−２５３８１のごとく第８図の例の様に
同一の極性のＭＯＳＦＥＴは同一のチャネル長から形成
されていた。なお第８図において８７．８８がポリシリ
コン、８５がＮ＋拡散、８６がＰ１拡散であり、ポリシ
リコン８７．８８とＮ＋拡散８５の重なる部分にＮ型Ｍ
ＯＳＦＥＴ８１．８２が形成され、ポリシリコン８７．
８８とＰ＋拡散８６の重なる部分にＰ型ＭＯＳＦＥＴ８
３．８４が形成されている。
従来のゲートアレイ装置のベーシックセルは前述したよ
うに同一の極性のＭＯＳＦＥＴは同一のチャネル長で形
成している為に、構成した回路の特性が一意的に定まっ
てしまうので単なる論理回路には適しているが、微妙な
電気特性の要求される回路を構成することが出来なかっ
た。
うに同一の極性のＭＯＳＦＥＴは同一のチャネル長で形
成している為に、構成した回路の特性が一意的に定まっ
てしまうので単なる論理回路には適しているが、微妙な
電気特性の要求される回路を構成することが出来なかっ
た。
そこで本発明は以上の問題点を解決すべく、ゲートアレ
イでありながら様々な電気特性の回路を実現できるベー
シックセルを提供することを目的とする。
イでありながら様々な電気特性の回路を実現できるベー
シックセルを提供することを目的とする。
本発明のベーシックセル回路は、
ａ）半導体集積回路のゲートアレイ装置におけるアレイ
状に配列されたベーシックセルにおいて、ｂ）第１の極
性の複数個のＭＯＳＦＥＴと、Ｃ）第２の極性の複数個
のＭＯＳＦＥＴとからなり、 ｄ）かつ、前記第１の極性の複数個のＭＯＳＦＥＴにお
いて少なくとも１個以上のＭＯＳＦＥＴのチャネル長が
他のＭＯＳＦＥＴのチャネル長と異なることを特徴とす
る。
状に配列されたベーシックセルにおいて、ｂ）第１の極
性の複数個のＭＯＳＦＥＴと、Ｃ）第２の極性の複数個
のＭＯＳＦＥＴとからなり、 ｄ）かつ、前記第１の極性の複数個のＭＯＳＦＥＴにお
いて少なくとも１個以上のＭＯＳＦＥＴのチャネル長が
他のＭＯＳＦＥＴのチャネル長と異なることを特徴とす
る。
本発明の上記の構成によれば同一極性の複数個のＭＯＳ
ＦＥＴにおいてチャネル長が異なるものが組み込まれて
いるので、それらを選択することにより様々に電気特性
を変えられ、適正な電気特性の回路が得られる。
ＦＥＴにおいてチャネル長が異なるものが組み込まれて
いるので、それらを選択することにより様々に電気特性
を変えられ、適正な電気特性の回路が得られる。
第１図は本発明の第１の実施例のベーシックセルの構成
を示す図である。第１図において、１１３．１１４．１
１５．１１６はＭＯＳＦＥＴのゲート電極となるポリシ
リコンであり、１０７．１０８．１０９．１１０はＮ＋
拡散であり、１１１．１１２はＰ＋拡散である。ポリシ
リコンとＮ＋拡散の重な７た部分にＮ型ＭＯＳＦＥＴｌ
０Ｉ、１０２．１０３．１０４が形成され、ポリシリコ
ンとＰ＋拡散の重なった部分にＰ型ＭＯＳＦＥＴＩ０５
．１０６が形成されている。なおＮ型ＭＯＳＦＥＴ１０
１．１０２は１０３．１０４とソースとドレイン間の距
離、いわゆるチャネル長が異なっている。第１図を基に
様々な回路が構成されるが、その第１の例を第２図に示
す。
を示す図である。第１図において、１１３．１１４．１
１５．１１６はＭＯＳＦＥＴのゲート電極となるポリシ
リコンであり、１０７．１０８．１０９．１１０はＮ＋
拡散であり、１１１．１１２はＰ＋拡散である。ポリシ
リコンとＮ＋拡散の重な７た部分にＮ型ＭＯＳＦＥＴｌ
０Ｉ、１０２．１０３．１０４が形成され、ポリシリコ
ンとＰ＋拡散の重なった部分にＰ型ＭＯＳＦＥＴＩ０５
．１０６が形成されている。なおＮ型ＭＯＳＦＥＴ１０
１．１０２は１０３．１０４とソースとドレイン間の距
離、いわゆるチャネル長が異なっている。第１図を基に
様々な回路が構成されるが、その第１の例を第２図に示
す。
第２図において簡単化の為、ポリシリコンとアルミ配線
とを接続するコンタクトホール、及びＮ＋もしくはＰ＋
拡散とアルミ配線とを接続するコンタクトホールをＸ印
で表わし、またコンタクトホールから取り出されたアル
ミ配線を１本の直線で表わしである。さてＮ型ＭＯＳＦ
ＥＴ２０１のゲート電極が２１３、ソース電極もしくは
ドレイ電極が２１７．２０７となっている。Ｎ型ＭＯＳ
ＦＥＴ２０２のゲート電極が２１４、ソース電極もしく
はドレイン電極が２１８．２０８となっている。Ｎ型Ｍ
ＯＳＦＥＴ２０３のゲート電極が２１５、ソース電極が
２１９、ドレイン電極が２０９となっている。Ｎ型ＭＯ
ＳＦＥＴ２０４のゲート電極が２１６、ソース電極が２
１９、ドレイン電極が２１０となっている。Ｐ型ＭＯＳ
ＦＥＴ２０５のゲート電極が２１５、ソース電極が２２
０、ドレイン電極が２１１となっている。Ｐ型ＭＯＳＦ
ＥＴ２０６のゲート電極が２１６、ソース電極が２２０
、ドレイン電極が２１２となっている。またＮ型ＭＯＳ
ＦＥＴ２０３と２０４のソース電極２１９は負極の電源
端子−■ｓＳに接続されている。Ｐ型ＭＯＳＦＥＴ２０
５と２０６のソース電極２２０は正極の電源端子＋ｖＤ
Ｄに接続されている。Ｎ型ＭＯＳＦＥＴ２０１．２０３
、Ｐ型ＭＯ５ＦＥＴ２０５のそれぞれのドレイン電極２
０７．２０９．２１１は互いに接続され、かつＮ型ＭＯ
ＳＦＥＴ２０４とＰ型ＭＯＳＦＥＴ２０６の共通ゲート
電極２１６に接続されている。Ｎ型ＭＯＳＦＥＴ２０２
．２０４、Ｐ型ＭＯＳＦＥＴ２０６のそれぞれのドレイ
ン電極２０８．２１０．２１２は互いに接続され、かつ
Ｎ型ＭＯＳＦＥＴ２０３とＰ型ＭＯ８ＦＥＴ２０５の共
通ゲート電極２１５に接続されている。さて以上の構成
を回路図に表わしたものが第３図である。
とを接続するコンタクトホール、及びＮ＋もしくはＰ＋
拡散とアルミ配線とを接続するコンタクトホールをＸ印
で表わし、またコンタクトホールから取り出されたアル
ミ配線を１本の直線で表わしである。さてＮ型ＭＯＳＦ
ＥＴ２０１のゲート電極が２１３、ソース電極もしくは
ドレイ電極が２１７．２０７となっている。Ｎ型ＭＯＳ
ＦＥＴ２０２のゲート電極が２１４、ソース電極もしく
はドレイン電極が２１８．２０８となっている。Ｎ型Ｍ
ＯＳＦＥＴ２０３のゲート電極が２１５、ソース電極が
２１９、ドレイン電極が２０９となっている。Ｎ型ＭＯ
ＳＦＥＴ２０４のゲート電極が２１６、ソース電極が２
１９、ドレイン電極が２１０となっている。Ｐ型ＭＯＳ
ＦＥＴ２０５のゲート電極が２１５、ソース電極が２２
０、ドレイン電極が２１１となっている。Ｐ型ＭＯＳＦ
ＥＴ２０６のゲート電極が２１６、ソース電極が２２０
、ドレイン電極が２１２となっている。またＮ型ＭＯＳ
ＦＥＴ２０３と２０４のソース電極２１９は負極の電源
端子−■ｓＳに接続されている。Ｐ型ＭＯＳＦＥＴ２０
５と２０６のソース電極２２０は正極の電源端子＋ｖＤ
Ｄに接続されている。Ｎ型ＭＯＳＦＥＴ２０１．２０３
、Ｐ型ＭＯ５ＦＥＴ２０５のそれぞれのドレイン電極２
０７．２０９．２１１は互いに接続され、かつＮ型ＭＯ
ＳＦＥＴ２０４とＰ型ＭＯＳＦＥＴ２０６の共通ゲート
電極２１６に接続されている。Ｎ型ＭＯＳＦＥＴ２０２
．２０４、Ｐ型ＭＯＳＦＥＴ２０６のそれぞれのドレイ
ン電極２０８．２１０．２１２は互いに接続され、かつ
Ｎ型ＭＯＳＦＥＴ２０３とＰ型ＭＯ８ＦＥＴ２０５の共
通ゲート電極２１５に接続されている。さて以上の構成
を回路図に表わしたものが第３図である。
第３図において３３１．３３２はインバータ回路であり
、２０１．２０２はＮ型ＭＯＳＦＥＴである。インバー
タ回路３３１は第２図のＮ型ＭＯ５ＦＥＴ２０４とＰ型
ＭＯＳＦＥＴ２０６によって構成され、インバータ回路
３３２は第２図のＮ型ＭＯＳＦＥＴ２０３とＰ型ＭＯＳ
ＦＥＴ２０５によって構成されている。第２図と第３図
において２０１．２０２．２０７．２０８．２１３．２
１４．２１５．２１６．２１７．２１８は対応する同一
箇所を示している。さて第３図においてインバータ３３
１と３３２によってラッチ回路が形成され、Ｎ型ＭＯＳ
ＦＥＴ２０１．２０２は選択ゲートであり、２１７．２
１８はデータ線となっており、第３図の回路全体として
スタティックメモリ回路セルを構成している。ここでス
タティックメモリ回路セルとして正常な動作をさせる場
合、殊にインバータ回路３３１．３３２によってラッチ
された信号を読み出す場合の動作においては誤動作を避
ける為にＮ型ＭＯＳＦＥＴ２０１．２０２はインバータ
回路３３２．３３１より駆動能力が小さくなければなら
ないという制約がある。
、２０１．２０２はＮ型ＭＯＳＦＥＴである。インバー
タ回路３３１は第２図のＮ型ＭＯ５ＦＥＴ２０４とＰ型
ＭＯＳＦＥＴ２０６によって構成され、インバータ回路
３３２は第２図のＮ型ＭＯＳＦＥＴ２０３とＰ型ＭＯＳ
ＦＥＴ２０５によって構成されている。第２図と第３図
において２０１．２０２．２０７．２０８．２１３．２
１４．２１５．２１６．２１７．２１８は対応する同一
箇所を示している。さて第３図においてインバータ３３
１と３３２によってラッチ回路が形成され、Ｎ型ＭＯＳ
ＦＥＴ２０１．２０２は選択ゲートであり、２１７．２
１８はデータ線となっており、第３図の回路全体として
スタティックメモリ回路セルを構成している。ここでス
タティックメモリ回路セルとして正常な動作をさせる場
合、殊にインバータ回路３３１．３３２によってラッチ
された信号を読み出す場合の動作においては誤動作を避
ける為にＮ型ＭＯＳＦＥＴ２０１．２０２はインバータ
回路３３２．３３１より駆動能力が小さくなければなら
ないという制約がある。
したがって第２図のＮ型ＭＯＳＦＥＴ２０１．２０２が
第３図のインバータ回路３３１．３３２を構成する第２
図のＮ型ＭＯＳＦＥＴ２０３．２０４よりトランジスタ
のチャネル長が大きく形成され、駆動能力が低下してい
る為に第３図がスタティックメモリ回路セルとして正常
な動作をする回路として使用可能となる。
第３図のインバータ回路３３１．３３２を構成する第２
図のＮ型ＭＯＳＦＥＴ２０３．２０４よりトランジスタ
のチャネル長が大きく形成され、駆動能力が低下してい
る為に第３図がスタティックメモリ回路セルとして正常
な動作をする回路として使用可能となる。
第５図は第１図のベーシックセルを用いた第２の例であ
る。第５図において５０４はＮ型ＭＯＳＦＥＴ、５０６
はＰ型ＭＯ９ＦＥＴであり、５１６はＮ型ＭＯＳＦＥＴ
５０４とＰ型ＭＯ５ＦＥＴ５０６の共通ゲート電極であ
り、Ｎ型ＭＯＳＦＥＴ５０４のドレイン電極５１０とＰ
型ＭＯＳＦＥＴ５０６のドレイン電極５１２は互いに接
続され、出力５２１となっている。Ｎ型ＭＯＳＦＥＴ５
０４のソース電極５１９は−Ｙｓｓに接続され、Ｐ型Ｍ
Ｏ８ＦＥＴ５０６のソース電極５２０は＋ｖＤＤに接続
されている。以上の構成を回路に描き直したものが第４
図の回路であり、インバータ回路を構成している。第４
図において人力４１６、出力４２１は第５図のそれぞれ
５１６．５２１に対応している。また第４図のＮ型ＭＯ
ＳＦＥＴ４４１、Ｐ型ＭＯ８ＦＥＴ４４２は第５図のそ
れぞれＮ型ＭＯＳＦＥＴ５０４、Ｐ型ＭＯＳＦＥＴ５０
６に対応している。また第６図もＮ型ＭＯＳＦＥＴ６０
６を用いてインバータ回路を構成しており、第４図と等
価の回路となっている。したがって第５図、第６図とも
インバータ回路の構成例であるが、第５図と第６図の違
いはＮ型ＭＯＳＦＥＴ５０４とＮ型ＭＯＳＦＥＴ６０２
のトランジスタのチャネル長の違いによる駆動能力の差
である。この差はインバータ回路としてのロジックレベ
ルや立ち下がりスピード等の特性差となって現れる。し
たがって第１図のようなチャネル長の異なるＭＯＳＦＥ
Ｔを含むベーシックセルの構成により、様々な特性のイ
ンバータ回路を選択できることがわかる。
る。第５図において５０４はＮ型ＭＯＳＦＥＴ、５０６
はＰ型ＭＯ９ＦＥＴであり、５１６はＮ型ＭＯＳＦＥＴ
５０４とＰ型ＭＯ５ＦＥＴ５０６の共通ゲート電極であ
り、Ｎ型ＭＯＳＦＥＴ５０４のドレイン電極５１０とＰ
型ＭＯＳＦＥＴ５０６のドレイン電極５１２は互いに接
続され、出力５２１となっている。Ｎ型ＭＯＳＦＥＴ５
０４のソース電極５１９は−Ｙｓｓに接続され、Ｐ型Ｍ
Ｏ８ＦＥＴ５０６のソース電極５２０は＋ｖＤＤに接続
されている。以上の構成を回路に描き直したものが第４
図の回路であり、インバータ回路を構成している。第４
図において人力４１６、出力４２１は第５図のそれぞれ
５１６．５２１に対応している。また第４図のＮ型ＭＯ
ＳＦＥＴ４４１、Ｐ型ＭＯ８ＦＥＴ４４２は第５図のそ
れぞれＮ型ＭＯＳＦＥＴ５０４、Ｐ型ＭＯＳＦＥＴ５０
６に対応している。また第６図もＮ型ＭＯＳＦＥＴ６０
６を用いてインバータ回路を構成しており、第４図と等
価の回路となっている。したがって第５図、第６図とも
インバータ回路の構成例であるが、第５図と第６図の違
いはＮ型ＭＯＳＦＥＴ５０４とＮ型ＭＯＳＦＥＴ６０２
のトランジスタのチャネル長の違いによる駆動能力の差
である。この差はインバータ回路としてのロジックレベ
ルや立ち下がりスピード等の特性差となって現れる。し
たがって第１図のようなチャネル長の異なるＭＯＳＦＥ
Ｔを含むベーシックセルの構成により、様々な特性のイ
ンバータ回路を選択できることがわかる。
またインバータ回路のみならず、ＮＡＮＤ回路やＮＯＲ
回路等も適正なチャネル長のＭＯＳＦＥＴを選択するこ
とにより、Ｐチャネル側とＮチャネル側のバランスのと
れた電気特性の論理回路を構成できる。
回路等も適正なチャネル長のＭＯＳＦＥＴを選択するこ
とにより、Ｐチャネル側とＮチャネル側のバランスのと
れた電気特性の論理回路を構成できる。
第７図は本発明の第２の実施例のベーシックセルの構成
を示す図である。第７図において７０１．７０２．７０
３．７０４はＮ型ＭＯＳＦＥＴ、７０５．７０６．７０
７．７０８はＰ型ＭＯＳＦＥＴである。そしてＮ型ＭＯ
ＳＦＥＴ７０１．７０２はＮ型ＭＯＳＦＥＴ７０３．７
０４よりチャネル長が大きく、またＰ型ＭＯＳＦＥＴ７
０７．７０８はＰ型ＭＯＳＦＥＴ７０５．７０６よりチ
ャネル長が大きく構成されている。第７図はＰチャネル
側もチャネル長の異なるＭＯＳＦＥＴを設けた例であり
、第１図のベーシックセルの例に比較して回路構成にお
いてより選択の自由度が高くなっている。
を示す図である。第７図において７０１．７０２．７０
３．７０４はＮ型ＭＯＳＦＥＴ、７０５．７０６．７０
７．７０８はＰ型ＭＯＳＦＥＴである。そしてＮ型ＭＯ
ＳＦＥＴ７０１．７０２はＮ型ＭＯＳＦＥＴ７０３．７
０４よりチャネル長が大きく、またＰ型ＭＯＳＦＥＴ７
０７．７０８はＰ型ＭＯＳＦＥＴ７０５．７０６よりチ
ャネル長が大きく構成されている。第７図はＰチャネル
側もチャネル長の異なるＭＯＳＦＥＴを設けた例であり
、第１図のベーシックセルの例に比較して回路構成にお
いてより選択の自由度が高くなっている。
以上、本発明によればゲートアレイ装置のベーシックセ
ルにおいて同一極性の異なるチャネル長のＭＯＳＦＥＴ
を組み込んでいるので様々な電気特性の回路が得られる
という効果がある。
ルにおいて同一極性の異なるチャネル長のＭＯＳＦＥＴ
を組み込んでいるので様々な電気特性の回路が得られる
という効果がある。
また従来のゲートアレイ装置では実現できなかった回路
も提供できるという効果がある。
も提供できるという効果がある。
第１図は本発明の第１の実施例のベーシックセルの構成
図、第２図は第１図のベーシックセルを用いた回路パタ
ーン図、第３図は第２図のパターンの回路図、第４図は
インバータ回路図、第５図、第６図はインバータ回路を
構成するそれぞれ第１例、第２例のパターン図、第７図
は本発明の第２の実施例のベーシックセルの構成図、第
８図は従来のベーシックセルの構成図である。 １０１．１０２．１０３．１０４．２０１．２０２．２
０３．２０４．４４１．５０４．６０２．７０１．７０
２．７０３．７０４ ・ΦφＮ型ＭＯＳＦＥＴ １０５．１０６．２０５．２０６．４４２．５０６．６
０６．７０５．７０６．７０７．７０８中拳・ｌ１２Ｍ
０３ＦＥＴ １１３．１１４．１１５．１１６．２１３．２１４．２
１５．２１６．４１６．５１６．６１６・・・ゲート電
極 １０７．１０８．１０９．１１０ ・・・Ｎ＋拡散 １１１、１１２ ・・・Ｐ十拡散 ３３１．３３２ ・・・インバータ回路 ４２１．５２１．６２１ ・・・出力端子 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）″″Ｖａｓ
図、第２図は第１図のベーシックセルを用いた回路パタ
ーン図、第３図は第２図のパターンの回路図、第４図は
インバータ回路図、第５図、第６図はインバータ回路を
構成するそれぞれ第１例、第２例のパターン図、第７図
は本発明の第２の実施例のベーシックセルの構成図、第
８図は従来のベーシックセルの構成図である。 １０１．１０２．１０３．１０４．２０１．２０２．２
０３．２０４．４４１．５０４．６０２．７０１．７０
２．７０３．７０４ ・ΦφＮ型ＭＯＳＦＥＴ １０５．１０６．２０５．２０６．４４２．５０６．６
０６．７０５．７０６．７０７．７０８中拳・ｌ１２Ｍ
０３ＦＥＴ １１３．１１４．１１５．１１６．２１３．２１４．２
１５．２１６．４１６．５１６．６１６・・・ゲート電
極 １０７．１０８．１０９．１１０ ・・・Ｎ＋拡散 １１１、１１２ ・・・Ｐ十拡散 ３３１．３３２ ・・・インバータ回路 ４２１．５２１．６２１ ・・・出力端子 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）″″Ｖａｓ
Claims (1)
- （１）ａ）半導体集積回路のゲートアレイ装置における
アレイ状に配列されたベーシックセルにおいて、 ｂ）第１の極性の複数個の絶縁ゲート電界効果型トラン
ジスタ（以下ＭＯＳＦＥＴと略す）と、ｃ）第２の極性
の複数個のＭＯＳＦＥＴとからなり、 ｄ）かつ、前記第１の極性の複数個のＭＯＳＦＥＴにお
いて少なくとも１個以上のＭＯＳＦＥＴのチャネル長が
他のＭＯＳＦＥＴのチャネル長と異なることを特徴とす
るベーシックセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141489A JPH02270372A (ja) | 1989-04-11 | 1989-04-11 | ベーシックセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141489A JPH02270372A (ja) | 1989-04-11 | 1989-04-11 | ベーシックセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270372A true JPH02270372A (ja) | 1990-11-05 |
Family
ID=14025720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141489A Pending JPH02270372A (ja) | 1989-04-11 | 1989-04-11 | ベーシックセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008126270A1 (ja) * | 2007-03-30 | 2008-10-23 | Fujitsu Limited | 半導体集積回路 |
-
1989
- 1989-04-11 JP JP9141489A patent/JPH02270372A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008126270A1 (ja) * | 2007-03-30 | 2008-10-23 | Fujitsu Limited | 半導体集積回路 |
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| JPH1065146A (ja) | 半導体集積回路装置 | |
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