JPH022710A - ノイズ低減回路 - Google Patents
ノイズ低減回路Info
- Publication number
- JPH022710A JPH022710A JP63150496A JP15049688A JPH022710A JP H022710 A JPH022710 A JP H022710A JP 63150496 A JP63150496 A JP 63150496A JP 15049688 A JP15049688 A JP 15049688A JP H022710 A JPH022710 A JP H022710A
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- Japan
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- voltage
- current
- circuit
- output
- buffer
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＩＣ設計における内部ノイズを低減するノイ
ズ低減回路に関するものである。
ズ低減回路に関するものである。
第２図は従来の出力回路の回路図で、図において、（１
）、（２）はそれぞれデータ信号及び出力制御用信号端
子、（３）は１Ｈルベル出力用バッフ１トランジスタ、
（４）は１Ｌルベル出力用バッファトランジスタである
。これらの回路が出力ピン（６）の数Ｃ図においてはｎ
組）だけ１源パッド（７）とＧＮＤパッド（８ａ）の間
に接続されている。
）、（２）はそれぞれデータ信号及び出力制御用信号端
子、（３）は１Ｈルベル出力用バッフ１トランジスタ、
（４）は１Ｌルベル出力用バッファトランジスタである
。これらの回路が出力ピン（６）の数Ｃ図においてはｎ
組）だけ１源パッド（７）とＧＮＤパッド（８ａ）の間
に接続されている。
次に動作について説明する。センス・アンプにより増幅
されたデータは入力端子（１）又は（２）よりの信号に
よって、出力用バッファトランジスタ（３）、（４）の
１方をＯＮ状態に、他方をＯＦＦ状態にする。
されたデータは入力端子（１）又は（２）よりの信号に
よって、出力用バッファトランジスタ（３）、（４）の
１方をＯＮ状態に、他方をＯＦＦ状態にする。
この事によって出力データが５Ｈ′又は１Ｌ′と判定さ
れる。
れる。
従来の出力回路は以上のように構成されていたので、出
力データが１Ｌ′から４）（＃、又は％ Ｈ１から％Ｌ
′に反転する時、降圧時間（ｔｆ）、昇圧時間（ｔｒ）
によりトランジスタ（３）、（４）に貫通電流が流石、
この貫通電流は出力ピン数が多くなればなるほど総ヱ流
は増加する。瞬時に流れる電流に対し出力回路の９流供
給能力が不充分であったカ、又瞬時の配線抵抗等により
、電圧の変動が発生する。この電圧変動により内部の見
掛は上のしきい値が変化し、誤動作を起こすという問題
点があった。
力データが１Ｌ′から４）（＃、又は％ Ｈ１から％Ｌ
′に反転する時、降圧時間（ｔｆ）、昇圧時間（ｔｒ）
によりトランジスタ（３）、（４）に貫通電流が流石、
この貫通電流は出力ピン数が多くなればなるほど総ヱ流
は増加する。瞬時に流れる電流に対し出力回路の９流供
給能力が不充分であったカ、又瞬時の配線抵抗等により
、電圧の変動が発生する。この電圧変動により内部の見
掛は上のしきい値が変化し、誤動作を起こすという問題
点があった。
この発明は上記のような間閥点を解決するためになされ
たもので、瞬時に流れる貫通電流を制御する事１ζより
、電圧の変動を抑制し誤動作の原因を取り除くことを目
的とする。
たもので、瞬時に流れる貫通電流を制御する事１ζより
、電圧の変動を抑制し誤動作の原因を取り除くことを目
的とする。
この発明に係るノイズ低減回路は１圧変動を感知して出
力バッファトランジスタのゲート電圧を制御し、貫通電
流を制御することにより電圧変動を抑制するもσ）であ
る。
力バッファトランジスタのゲート電圧を制御し、貫通電
流を制御することにより電圧変動を抑制するもσ）であ
る。
この発明における貫通電流の制御回路は微小な電圧変動
を感知することにより動作を開始し以後の電圧変動を抑
制してノイズの低減をする。
を感知することにより動作を開始し以後の電圧変動を抑
制してノイズの低減をする。
以下、この発明の一実施例を図について説明する。第１
図において、符号（１）〜（４）および（（３）〜（８
ａ）は前記従来び）ものと同じである。（５）は出力バ
ッファトランジスタ（２）のソースをゲート信号とし、
ゲート信号をドレインとし、別ＧＮＤパッド（８ｂ）を
ソースとした９流制御トランジスタである。
図において、符号（１）〜（４）および（（３）〜（８
ａ）は前記従来び）ものと同じである。（５）は出力バ
ッファトランジスタ（２）のソースをゲート信号とし、
ゲート信号をドレインとし、別ＧＮＤパッド（８ｂ）を
ソースとした９流制御トランジスタである。
次に動作について説明する。前記従来の出力回路で説明
した様に貫通電流により、バッファトランジスタ（４）
のソース電圧が一瞬持ち上げられる。
した様に貫通電流により、バッファトランジスタ（４）
のソース電圧が一瞬持ち上げられる。
電流制御トランジスタ（５）は低しきい値Ｎ型トランジ
スタにし、ゲート電圧の微小上昇にも反応する様設定し
ておくと、バッファトランジスタ（４）のソース電圧の
上昇により電流制御トランジスタ（５）はターン・オン
し、バッファトランジスタ（４）のゲート電圧を供給し
ているＮＯＲ回路のＰｉバッファトランジスタ（３］と
の間で抵抗を介した状態のパスができ、第２図における
０点はトランジスタ（９）、α０及び（５）の抵抗比に
よって電源常圧レベルより降下する。この事はバッファ
トランジスタ（４）のゲートとソース間電圧の降下を意
味し、バッファトランジスタ（４）の電流を抑制する方
向に鋤六％畢圧変動をも抑制する。
スタにし、ゲート電圧の微小上昇にも反応する様設定し
ておくと、バッファトランジスタ（４）のソース電圧の
上昇により電流制御トランジスタ（５）はターン・オン
し、バッファトランジスタ（４）のゲート電圧を供給し
ているＮＯＲ回路のＰｉバッファトランジスタ（３］と
の間で抵抗を介した状態のパスができ、第２図における
０点はトランジスタ（９）、α０及び（５）の抵抗比に
よって電源常圧レベルより降下する。この事はバッファ
トランジスタ（４）のゲートとソース間電圧の降下を意
味し、バッファトランジスタ（４）の電流を抑制する方
向に鋤六％畢圧変動をも抑制する。
第３図及び第４図はこの発明の回路のシミュレーション
に使用した回路及び出力波形を示す。このシミュレーシ
ョンでは模擬的にＧＮＤの上昇を作るためコイル成分を
使用した。第４図のうミュレーシぢン結果からもこの手
段によって常圧の変動を抑制できる事がわかる。
に使用した回路及び出力波形を示す。このシミュレーシ
ョンでは模擬的にＧＮＤの上昇を作るためコイル成分を
使用した。第４図のうミュレーシぢン結果からもこの手
段によって常圧の変動を抑制できる事がわかる。
以上のようにこの発明によれば、常圧の変動を感知する
手段により、Ｓ’ｆｆ圧変動を抑制でき、この電圧変動
の抑制にともなうノイズの防止及び、ノイズマージンを
あげる効果がある。
手段により、Ｓ’ｆｆ圧変動を抑制でき、この電圧変動
の抑制にともなうノイズの防止及び、ノイズマージンを
あげる効果がある。
第１図はこの発明の一実施例を示す出力回路の回路図、
第２図はこの発明の動作時の電流パスを示す説明回路図
、第３図は第１図の回路のシミュレーションに使用した
回路図、第４図はシミュレーションによ−て得られた貫
通電流の波形図、第５図は従来の出力回路の回路図であ
る。 図において、（１）（２）は入力信号及び出力制御信号
端子、（３）はＰ型バッファトランジスタ、（４）はＮ
型バッファトランジスタ、（５］は電流制御トランジス
タ、 （６ａ）〜（６ｎ）は出力パッド、（７）は電源
パッド、（８ａ） 、（８ｂ）はＧＮＤパッド、（９１
，ＱｄはＰ型トランジスタ、α力は出力データ、υは従
来回路の出力バッファゲート￥α圧、（至）はこの発明
の出力バッファゲートで圧、α４は従来回路のＧＮＤレ
ベル、（至）はこの発明のＧＮＤレベルを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
第２図はこの発明の動作時の電流パスを示す説明回路図
、第３図は第１図の回路のシミュレーションに使用した
回路図、第４図はシミュレーションによ−て得られた貫
通電流の波形図、第５図は従来の出力回路の回路図であ
る。 図において、（１）（２）は入力信号及び出力制御信号
端子、（３）はＰ型バッファトランジスタ、（４）はＮ
型バッファトランジスタ、（５］は電流制御トランジス
タ、 （６ａ）〜（６ｎ）は出力パッド、（７）は電源
パッド、（８ａ） 、（８ｂ）はＧＮＤパッド、（９１
，ＱｄはＰ型トランジスタ、α力は出力データ、υは従
来回路の出力バッファゲート￥α圧、（至）はこの発明
の出力バッファゲートで圧、α４は従来回路のＧＮＤレ
ベル、（至）はこの発明のＧＮＤレベルを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 電圧変動を引き起こす、貫通電流を抑制し、電圧変動を
も抑制する機能を備えたノイズ低減回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150496A JPH022710A (ja) | 1988-06-17 | 1988-06-17 | ノイズ低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150496A JPH022710A (ja) | 1988-06-17 | 1988-06-17 | ノイズ低減回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022710A true JPH022710A (ja) | 1990-01-08 |
Family
ID=15498136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150496A Pending JPH022710A (ja) | 1988-06-17 | 1988-06-17 | ノイズ低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022710A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221646A (ja) * | 1988-07-08 | 1990-01-24 | Fujitsu Ltd | 半導体装置 |
| JPH02264518A (ja) * | 1989-04-03 | 1990-10-29 | Nec Ic Microcomput Syst Ltd | 半導体集積回路素子の出力回路 |
| JPH0541655A (ja) * | 1991-08-06 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 出力バツフア回路 |
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| US9000810B2 (en) | 2012-12-18 | 2015-04-07 | Fujitsu Limited | Quantizer, comparator circuit, and semiconductor integrated circuit |
-
1988
- 1988-06-17 JP JP63150496A patent/JPH022710A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221646A (ja) * | 1988-07-08 | 1990-01-24 | Fujitsu Ltd | 半導体装置 |
| JPH02264518A (ja) * | 1989-04-03 | 1990-10-29 | Nec Ic Microcomput Syst Ltd | 半導体集積回路素子の出力回路 |
| JPH0541655A (ja) * | 1991-08-06 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 出力バツフア回路 |
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| US9000810B2 (en) | 2012-12-18 | 2015-04-07 | Fujitsu Limited | Quantizer, comparator circuit, and semiconductor integrated circuit |
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