JPH022711A - ３状態機能を備えたエミッタ結合型論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、一般にエミッタ結合型論理（ＥＣＬ）を用
いた電子回路に関し、特に３状態モードで動作可能なＥ
ＣＬ回路に関する。

（従来の技術） 他の回路を駆動するデジタル回路を記述するときに使わ
れる「３状態」という用語は、そのデジタル回路が別の
回路から物理的に分離されことな（、電子的に別の回路
から分離される特定の動作モードを表している。さらに
詳しく言えば、デジタル回路は、そこから情報が別の回
路の人力点に供給される出力端を有する。そして入力デ
ータを受け取って処理し続ける間、デジタル回路は、（
ａｌデジタル回路が一対の論理状態の間で切り換わると
きに、出力端が低インピーダンスを示す状態から、（ｂ
ｌ出力端が別の回路に対して非常に高いインピーダンス
を示す状態へと切り換わることができる。後者の状態が
第３状態である。高い出力インピーダンスのため、別の
回路の入力点はその出力端から有効に分離される。

このような３状態は、別の回路が多数のデジタル回路に
よって駆動され、任意のある時点でその内の１つだけが
別の回路を駆動するための情報を与えるような場合に、
きわめて有利である。他のデジタル回路を３状態モード
下に置けば、これらの回路は別の回路にロードを加えな
い。つまり、別の回路がより効率的に動作するのを可能
とする。

また３状態の使用は、別の回路を介したデジタル回路間
での望ましくない相互作用を回避する。

３状態のより明瞭な理解は、それが−船釣にトランジス
タートランジスタ論理回路（ＴＴＬ）でいかに使われて
いるかを例示した第１図を参照することで容易に得られ
よう。第１図は、Ｍ個の３状態論理回路１０、　ＩＯＭ
を含んだ従来のシステムを示し、そのうち少なくとも回
路１０．がＴＴＬゲートである。回路１０．−１０．は
、それぞれデジタル入力信号Ｖｌｌ　　ＶＩＭと出力イ
ネーブル（ｅｎａｂｌｅ　）信号ｖｏｔ＋　　ＶＯＥＭ
に応じて、デジタル信号を１ビツトデータバス１２に与
える。

データバス１２は、高及び低供給電圧ＶＣＣとＶＥＥの
電圧源に対し、それぞれ抵抗ＲＴＣとＲｉｔによって成
端されている。回路１０．−１０Ｈの１つを除く残り全
てのＶ。Ｅ信号が通常、Ｍ−１個の回路を３状態モード
とし、それらの出力端をバス１２から電気的に分離する
出力ディセーブル（ｄｉｓａｂｌｅ）値にある。そして
、回路１０．−１０．の前記１つ用の■。、信号が、出
力イネーブル値にある。これにより、バス１２はその１
つの回路の出力信号を受け取ることができる。

特に回路１０．について見ると、この回路は、（ａ）　
Ｔ　Ｔ　Ｌ入力段１４、（ｂ）トランジスタＱＡ、ＱＢ
、ＱＣ及びＱＤと抵抗ＲＡ、ＲＢ、ＲＣ及びＲＤで形成
されたＴＴＬ出力段１６、及び（Ｃ１制御回路２０とＮ
ＰＮ　トランジスタＱＥで形成された３状態スイッチン
グ段１８で構成されている。またゲート１０．は、バス
１２に接続された出力端Ｔ。

にその出力信号を与える。信号■。Ｅｌが出力イネーブ
ル値にあると、制御回路２０がトランジスタＱＥをオフ
状態に維持し、それが出力段１６に影響を及ぼさないよ
うにする。信号■、の応じて、出力トランジスタＱＣと
ＱＤの一方がオンし、他方がオフになる。これが２つの
論理状態を限定する。どちらの場合にも、電流が出力端
Ｔ０を流れるので、出力端Ｔ０は低い出力インピーダン
スを示す。

信号Ｖ。□が出力ディセーブル値に切り換わると、制御
回路２０がトランジスタＱＢをオンする。

これにより、トランジスタＱＡとＱＢはそれまでの導通
状態に関わりなくオフされ、その結果同様に出力トラン
ジスタＱＣとＱＤもオフされる。つまり回路１０．が３
状態モードに入る。このモードでは、実質上回等の電流
も出力端Ｔ０を通って流れない。従って、非常に高い出
力インピーダンスを与える。２つの直列に接続された出
力トランジスタの存在が、ＴＴＬを３状態へ非常に移行
し易くしている。

ＥＬＣでは、状況がまったく異なる。例えば、従来のＥ
ＣＬ出力段２２が１ビツトデータバス２４といかにイン
タフェースするかを示した第２ａ図を検討してみよう。

出力段２２は主ＮＰＮトランジスタＣＩ　ＡとＱ　１　
ｍとの間に位置し、これらトランジスタのベースがそれ
ぞれベース入力信号ＶヶとＶ、を受け取る。トランジス
タＱＩＡとＱｌｌｌのエミッタがノードＮ１で共接続さ
れ、差動構成をなしている。両トランジスタのコレクタ
はそれぞれ、小さい等サイズの負荷抵抗ＲＩＡとＲＩＢ
を介してＶＣＣ供給源に接続されている。

ノードＮ１とＶＥＥ供給源との間に接続された主電流源
２６が、トランジスタＱ　Ｉ　ＡとＱｌ、用の主供給電
流ＩＭを与える。出力段２２の状態を表す中間電圧信号
ＶＩＴＭがＱＩＡのコレクタのノードＮ２から取り出さ
れる。

中間電圧信号■１アやはＮＰＮ出力トランジスタＱ２の
ベースに供給され、そのコレクタが■。、供給源に接続
されている。トランジスタＱ２は、回路の動作中常時オ
ンである。出力段２２はその出力信号を、Ｑ２のエミッ
タに接続された端子Ｔ。

を介してバス２４に与える。従って、バス２４上の信号
電圧は■１アイより約ＩＶＩＥはど低く、ここで■、は
、バイポーラトランジスタが順方向の完全翼通状態へち
ょうど達したとき、そのベース−エミッタ間に存在する
０、　７−０．８ボルトの標準電圧である。バス２４は
成端電圧ｖｔｙ源に対し抵抗Ｒアによって成端されてお
り、■、アはＶＣＣより通常約２ボルト低い。

出力段２２は、トランジスタＣＩ　Ａがオフで、トラン
ジスタＱ　１　ｔｒがオンのとき、高い２進状態（つま
り論理値“１”）にある。この状態は通例、電圧差Ｖ、
−Ｖ、が約１００ミリボルトのときに生じる。供給電流
１．４は抵抗Ｒ１ｍを通ってまったく流れない。抵抗Ｒ
ＩＡを通って流れるのは、Ｑ２のベースを駆動するのに
必要な小電流だけである。この結果、電圧Ｖ１１、はＶ
ＣＣに近い高レベルとなる。トランジスタＱ２はオンな
ので、電流が端子Ｔ０を通って流れ、端子Ｔ。はバス２
４に対し低インピーダンスを呈する。

電圧差Ｖ、−Ｖ、が逆転しトランジスタＱ　Ｉ　Ａがオ
ン、トランジスタＱ１３がオフになると、出力段２２は
低の２進状態（つまり論理値“Ｏ”）に移行する。全電
流ＩＭが抵抗ＲＩＡを通って流れる。従って、電圧ＶＩ
ＴＭはＶｅＣ−１＋４ＲＩにほぼ等しい低レベルに降下
する。但し、Ｒ１は抵抗ＲＩＡまたはＲｌｍの抵抗であ
る。電圧揺動１、Ｒ１は、一般にＩＶＢＥの近傍である
。端子Ｔ０はバス２４に対し低インピーダンスを呈する
。このように出力段２２は２つの２進論理状態間を切り
換わるが、どちらの状態も低出力インピーダンスである
。

３状態をＥＣＬに適用するのは、ＴＴＬの場合の２つと
異なり、出力トランジスタが１つしか存在しないという
主なる理由から、困難な問題である。Ｇｕｓｔａｆｓｏ
ｎ等は、ｒ　Ｅ　ＣＬ　Ｅｎｈａｎｃｅｓ　Ｐｒｏｖｅ
ｎＰａｒａｌｌｅｌ　Ａｒｃｈｉｔｅｃｔｕｒｅ　Ｊ　
−、Ｎｏｒｔｈｃｏｎ／　８５．１９８５年１０月２２
〜２４日、１−１３頁で、上記の問題を解決しようとす
る際に生じる困難を論じている。１つの解決策としてＧ
ｕｓｔａｆｓｏｎ等は、低論理状態のとき高い出力イン
ピーダンスを与えるバスドライバと「ワイヤードオア」
構成で組み合わせる方式を記している。しかし、この方
式は比較的複雑で、特に効率的または高速と思われない
。また、本当の意味で３状態を用いていない。

Ｓｉｇｎｅｔｉｃｓの１００１２３ＥＣＬ集積回路が、
Ｇｕｓｔａｆｓｏｎ等で使われたバスドライバである。

第２ａ図について見ると、Ｓｉｇｎｅｔｉｃｓ　　１０
０１２３の出力段２２における通常値を倍加するように
、電圧揺動ＩＦ４Ｒ，が上昇される。これによって、出
力段２２が（高でなく）低論理状態のとき、トランジス
タＱ２がオフ可能となる。この期間中、端子Ｔ０はバス
２４に高インピーダンスを与える。

つまりＳｉｇｎｅｔｉｃｓ　　１００１２３自体は依然
２つの異なる状態でだけ動作するが、３状態の利点の一
部を達成している。しかし、電圧の上昇、及び通常のス
イッチング時におけるＱ２ベースの帯電／放電のため、
Ｓｉｇｎｅｔｉｃｓ　　１００１２３は他の同等のＥＣ
Ｌデバイスよりも著しく動作が遅い。

ワイヤードオアがＥＣＬでいかに使われるかの説明とし
て、第２ｂ図に、ワイヤードオア機能を持つＥＣＬ出力
段２８を示す。出力段２８は、ノードＮ１とトランジス
タＱ　１　ｍのコレクタとの間にＮＰＮ　トランジスタ
ＱＩＣが接続された点を除き、第２ａ図に示した出力段
２２と同じである。

制御電圧■、がＱ　１　ｃのベースに供給される。

ＶＣが適切な高い値に上昇すると、トランジスタＱ１．
がオンになる。そして全電流１４が抵抗Ｒ１ｍを通って
流れる。従って、ＶＩＴＭは■１及び■、の値に関係な
く高レベルに移行する。あるいは、Ｑ　１　ｍのコレク
タがＱＩＡの゛コレクタに接続されると、ＶＩＴＭは一
方的に低レベルになる。かかるワイヤードオア構成は、
ＶＡ及びＶＢの値に関係なく出力段２８を高論理状態ま
たは低論理状態にできるという意味で、３状態と似てい
る。しかしワイヤードオアは、低出力インピーダンスで
の２つの２進状態と、高出力インピーダンスでの１つの
状態という真の３状態を与えるものでない。

（発明が解決しようとする課題） ＥＣＬは、ＴＴＬよりはるかに速く動作する。

従って、Ｖｃｃ　　２からＶＣＣボルトまでの通常のＥ
ＣＬ出力電圧に対して３状態モードで動作可能なＥＣＬ
回路を得ることが、きわめて望ましい。

（課題を解決するための手段） 本発明は、上記のような機能を与える論理回路に存する
。

この回路の主要部は、差動構成で配置された第１及び第
２の同じ極性のバイポーラトランジスタからなる。第１
トランジスタは、入力電圧を受け取るベース、第１ノー
ドに接続されたエミッタ、及び回路の状態を表す中間電
圧信号が与えられる第２ノードに接続されたコレクタを
有する。第２トランジスタは、別の入力電圧を受け取る
ベース、第１ノードに接続されたエミッタ、及び第１供
給電圧源に接続されたコレクタを有する。第１ノードと
第２供給電圧源の間に接続された電流源が、第１ノード
に主供給電流を与える。第２ノードと第１供給電圧源の
間に、抵抗が接続される。

中間電圧信号は、第１トランジスタがオフ、第２トラン
ジスタがオンで、主供給電流のほとんどが前記抵抗を通
って流れないとき、第１の論理状態を表す第１電圧レベ
ルにある。また中間電圧信号は、第１トランジスタがオ
ン、第２トランジスタがオフで、主供給電流のほとんど
全てが前記抵抗を通って流れるとき、第２の論理状態を
表す第２電圧レヘルにある。第２電圧レベルは、第１電
圧レベルよりも第２供給電圧に近い。

本論理回路は、第２ノードに接続されたベース、出力端
に接続されたエミッタ、及び電圧源に接続されたコレク
タを有する同じ極性のバイポーラ出力トランジスタを含
む。前記中間電圧信号が第１または第２電圧レベルにあ
るとき、出力トランジスタがオンになる。この結果出力
端は、それによって駆動される別の回路に対して低イン
ピーダンスを呈する。

スイッチング段が、出力制御信号に応じて中間電圧信号
を制御する。つまり出力制御信号が所定の状態にあると
き、スイッチング段が第１及び第２トランジスタの導通
状態に関わりなく、主供給電流を越える電流を前記抵抗
を通して流す。これによって、中間電圧信号が第２電圧
レベルよりも第２供給電圧に近い電圧に達する。その結
果、回路が第３の状態に置かれる。

重要な機能は、前記別の回路によって行われる。

つまりこの別の回路が、前記出力端における電圧が両供
給電圧間にある成端電圧よりも第２供給電圧の方へ近づ
かないように防止する。成端電圧は、出力制御信号が所
定の状態に達したとき出力トランジスタがオフするのに
充分なだけ近い。これによって出力端は前記別の回路に
対して高いインピーダンスを呈し、その別の回路を論理
回路から有効に分離する。こうして本発明のＥＣＬ回路
は、第１供給電圧と成端電圧との間の供給電圧範囲部分
にわたって、真の３状態機能を達成する。

尚、以下の好ましい実施例の図面及び説明においては、
同一または極めて類似した部分を示すのに同じ参照番号
が使われている。

（実施例） 第３図を参照すると、ＥＣＬで３状態を達成可能なシス
テムの一例が示しである。このシステムはＭ個の３状態
論理回路３０．３（１＋で形成され、そのうち少なくと
も回路３０．がＥＣＬゲートである。回路３０．−３０
．は、それぞれデジタル入力信号Ｖ、、−Ｖ、、４と出
力イネーブル信号■。ＥＩ　　ＶＯＥＭに応じて一体的
に動作し、前記第１図の回路１０．−１０．がバス１２
上に伝送されるデータを制御するのと同じ方法で、１ビ
ツトデータバス３２に伝送される情報を制御する。

バス３２はその両端で、成端電圧源ＶＴＴに対し、等し
い値の抵抗Ｒ１とＲＴ□を介して成端されるのが好まし
い。あるいはバス３２を、バス２４について第２３また
は２ｂ図に示したように構成してもよい。何れの場合に
も、成端電圧ＶＴＴは供給電圧ＶＣＣとＶｏの間である
。

ＥＣＬ回路３０．は入力段３４、出力段３６、及び３状
態スイッチング段３８からなる。ゲート３０、の構成と
動作を調べるには、出力段３６から出発するのが分かり
やすい。

出力段３６は、主ＮＰＮ　）ランジスクＱ　Ｉ　ＡとＱ
ＩＢ、負荷抵抗ＲＩＡとＲＩＢ、電流＃２６、及びＮＰ
Ｎ出力出力トランジスタ全２む差動増幅器で、これらは
全て第２ａ図と同様に配置されている。抵抗ＲＩＡは、
回路３０．の状態を決める電圧がその両端に発生される
ので、回路の設計上不可欠である。信号■。、が出力イ
ネーブル値にあってトランジスタＱ２が完全に導通して
いる場合、ｖｃｃ　　ＶＴＴ　　ＶＩＩＥは、抵抗ＲＩ
Ａ両端での電圧揺動ＩイＲ，より大きくなければならな
い。これに対し抵抗ＲＩ　Ｂは基本的に、ＣＩ　ＡとＱ
ｌ、の両コレクタ間に接続された温度補償回路４０用の
「バランス」を与えるのに使われている。温度補償回路
４０が、温度の変化に対して回路の出力信号を安定化す
る。

電圧クランプ４２Ａが、ＶＣＣ供給源とＱＩＡのコレク
タ（つまりノードＮ２）の間に接続されている。クラン
プ４２．は、抵抗ＲＩＡ両端での電圧がクランプ値■、
Ｌを越えるのを防ぐ。後で述べる理由から、ＶｃＬはＶ
ｃｃ　　Ｖｔｔ　　ＶＩＩＥより大きくする。ＶＣＣ供
給源とＱｌｍのコレクタの間に接続された別の電圧クラ
ンプ４２□が、抵抗Ｒ１ｍ両端での電圧がクランプ値Ｖ
ＣＬを越えるのを防ぐ。

クランプ４２．は滅多に作動しない。これは基本的にク
ランプ４２Ａを「バランス」し、温度補償回路４０が効
率的の動作可能とするものである。

信号■。Ｅｌが出力イネーブル値のとき、出力段３６は
第２ａ図の出力段に関連して前述したように動作する。

ＶｃＬは１．Ｒ，より大きいので、両クランプ４２Ａと
４２．は作動しない。トランジスタＱ　１　ａがオフ、
トランジスタＱ　１　ｍがオンで、抵抗ＲＩＡを通って
ほとんどと供給電流Ｉ４が流れない場合、中間電圧ＶＩ
ＴＭはＶＣＣに近い高レベルに達し、高い２進状態を表
す。一方トランジスタＱＩＡがオン、トランジスタＱ１
．がオフで、抵抗Ｒ１，を通ってほとんどと供給電流Ｉ
４が流れない場合、中間電圧ＶＩＴＭはｖｃｃ　　ＩＭ
ＲＩにほぼ等しい低値に降下し、低い２進状態を表す。

■０１．がＶｃｃとＶＣＣＩ）ＩＲＩ　の間で切り換わ
る時間中、トランジスタＱ２はオンの状態である。

従って、端子Ｔ０はバス３２に対し低インピーダンスを
呈する。

入力段３４に戻ると、入力段３４はＥＣＬ入力回路４４
とレベルシフト回路４６からなる。入力回路４４は入力
信号Ｖ１１に応じ、■、ｃと■、の間の低値ＶＨＭＩＭ
からＶＣＣに近い高値へと変化する相補的な入力電圧Ｖ
ＨＡとＶＮＩＩを発生する。Ｖ□１Ｎは通例、ＶＣＣよ
り約ＩＶＢＥだけ低い。レベルシフト回路４６は、それ
ぞれ電圧ｖＨＡとＶｌｌｌを１■、＋追加のレベルシフ
トＶＬ！に等しい量だけダウンシフトすることにより、
ベース入力電圧ｖＡとＶ。

を発生する。従って電圧ＶＡとｖＩは、ＶＨＭＩＭ−Ｖ
　ＢＥ　−Ｖ　ｔｓからほぼｖｃｃ−ｖｓｉ　　ＶＬｆ
ｆへと変化する相補的な信号である。

レベルシフト回路４６は、２つの同等の部分に分けられ
る。一方の部分は、ＩＶＢＥに等しいダウンシフトを与
えるＮＰＮレベルシフトトランジスタＱ３ＡＳＶＬ、に
等しいダウンシフトを与えるレベルシフトエレメント４
８Ａ１及びノードＮ３ＡとＶ□供給源の間に接続された
電流源５０Ａで形成されている。他方の部分も同じく、
ＩＶｍｉのダウンシフトを与えるＮＰＮレベルシフトト
ランジスタＱ３Ｂ、ＶＬＳのダウンシフトを与えるレベ
ルシフトエレメント４８８、及びノードＮ３ＢとＶＥｔ
供給源の間に接続された電流ａｓ　Ｏｓで形成されてい
る。電圧ＶＨＡとＶｌｌｌ！はそれぞれトランジスタＱ
３ＡとＱ　３　ｍのベースの供給され、これらトランジ
スタのコレクタは■。供給源に結合されている。レベル
シフトエレメント４８＾と４８！ｌはそれぞれ、トラン
ジスタＱ３Ａ及びＱ３１１のエミッタとノードＮ３Ａ及
びＮ３．との間に接続され、これのノードから電圧ＶＡ
とＶ、が取り出される。

レベルシフトエレメント４８Ａと４８．はクランプ４２
Ａと協働で動作し、信号■。Ｅｌが出力イネーブル値の
ときすなわち回路３０．が３状態にあるとき、トランジ
スタＣＩ　Ａが深い飽和状態に陥るのを防ぐ。これで、
信号Ｖ。Ｅｌが出力イネーブル値に切り換わって回路３
０．を３状態モードから離脱させるときに生じるかも知
れない応答時間のロスを回避できる。

特に、ＶＬＳは次の関係を満たす： ＶＬＳ＞　Ｖｃｔ　　ＶｉＥＶｓｖ　　　　　　（１１
但し、ｖ、ｖはトランジスタＱ　Ｉ　ａのベースからコ
レクタへ向かう順方向の最大許容電圧である。トランジ
スタＱ　Ｉ　Ａはそのベース−コレクタ間電圧がＩ−Ｖ
ＢＥに達すると深く飽和されるので、ｖ、ｖはＩＶＩＩ
！より幾分率さい。ＶＳＶは通例０．５ボルト以下で、
０ボルトに近いのが好ましい。ＶｔｓがＶＣＬ−ＶＩＩ
Ｅに等しいとき、良好な動作が生じる。同じく、レベル
シフトエレメント４８Ａと４８．はクランプ４２．と協
働で動作し、トランジスタＱ　１　ｍが深い飽和状態に
陥るのを防ぐ。

スイッチング回路３８は、制御回路５２と差動増幅器５
４からなる。制御回路５２は信号Ｖ。Ｅ。

に応じて、相補的なフロー制御電圧ＶＤとＶ、を発生す
る。差動増幅器５４は、フロートランジスタＱ４．とＱ
　４　Ｅ　ｓ及びＶＥ！供給源とノードＮ４の間に接続
された電流源５６で形成されている。電圧■。とＶＥは
それぞれトランジスタＱ４ＤとＱ４Ｅの制御電極に供給
され、これらのトランジスタは電流源５６からの別の供
給電流■、を受け取るノードＮ４に接続された第１の各
フロー電極を有する。

トランジスタＱ４Ｄは、ノードＮ２に接続された第２の
フロー電極を有する。トランジスタＱ１は、ＶＣＣ供給
源に結合された第２のフロー電極を有する。

トランジスタＱ４ＤとＱ４Ｅは、第３図に示すようにＮ
ＰＮ　トランジスタであるのが好ましい。各トランジス
タＱ４ＤまたはＱ４ｏの第１．２及び制御電極は、それ
ぞれそのエミッタ、コレクタ及びベースである。あるい
は、トランジスタＱ４゜とＱ４Ｅを絶縁型または接合型
のＮ−チャネル電界効果トランジスタとしてもよい。こ
の場合には、ソース、ドレイン及びゲート電極がそれぞ
れ、各トランジスタＱ４ｏまたはＱ４Ｅの第１．２及び
制御電極となる。

スイッチング回路３８は次のように動作する。

信号■。、が出力ディセーブル値のとき、制御回路５２
は電圧■。とＶ、としてそれぞれ高及び低値を発生する
。従って、トランジスタＱＩＥはオンする。一方トラン
ジスタＱ４１１がオフする結果、回路３８は出力段３６
の動作に影響を及ぼさない。

信号■。Ｅｌが出力ディセーブル値に切り換わると、制
御回路５２は電圧■。と■。の各個を逆転する。従って
、トランジスタＧ１４ｔはオフする。−方トランジスタ
Ｖ４１１がオンし、別の供給電流Ｉｒの少なくとも一部
を抵抗ＲＩＡを介して引き出す。

ここで回路のパラメータは、トランジスタＱＩＡ及びＱ
　１　ｍの状態に関係なく、主供給電流■。より大きい
電流が抵抗Ｒ１ｍを通って流れるように選ばれる。この
ため、信号ＶＩＴＭはＶＣＩ：　　ＩＭＲＩ以下に低下
する。この結果、回路３０１は第３の状態に置かれる。

ゲート３０．をバス３２から電気的に分離するためには
、バス３２の状態及びトランジスタＱ１＾及びＱ’ｌ＠
の状態に関係なく、トランジスタＱ２がオフされねばな
らない。トランジスタＱ　１　ｍがオフでしかもバス電
圧がＶＴＴに等しいとき、「最悪のケース」が生じる。

これは、トランジスタＱ２をオフするのに充分な低い電
圧にまでＶＩＴＭを落とすため抵抗ＲＩＡを介してトラ
ンジスタＱ４Ｄが引き出す電流がその最大値ＩＦＲであ
るような状況である。

「最悪のケース」で、クランプ４２Ａは作動しても、作
動しなくてもよい。作動する場合、クランプ４２Ａは電
流ＩＦの一部を引き出す。従って、■、はＩＦＲより大
きい。クランプ４２ｔｔが作動しないと、ＩＦはＩＦｊ
ｌにほぼ等しい。

トランジスタＱ２は、そのヘースーエミ・７タ間電圧が
１■。以下に下がるとオフする。従って、ＩＦＲＲＩ　
がＶＣＣｖｔｒ　　ＶＩＥより大きくなければならない
。ｖＴアと１，４を含む前記の関係を考慮すると、次の
ようになる： ＩＦＴＩＲＩ＞ＶＣＣＶＴＴ　　ＶＩＥ＞　ＩＭＲＩ　
　（２１式（２）に従ってＶＴＴとＩＦＲを選ぶことに
より、信号ＶＯＥＩが出力ディセーブル値のとき、トラ
ンジスタＱ２は必ずオフされる。すなわち、回路３０１
は真の第３の状態に入る。そして、端子Ｔ０はバス３２
に対し高インピーダンスを呈する。

ゲート３０１が３状態モードにあるときトランジスタＱ
ＩＡがオンすると、クランプ４２Ａが作動状態になる。

これで、ＶＩＴＭがトランジスタＱ２をオフするのに必
要な電圧より大きく下がるのを防ぎ、回路のスイッチン
グ速度を速める。

ＶＣＬは必然的に、（ＩＭ＋Ｉｙ）Ｒ１より小サイ。

さもないと、クランプ４２Ａがオンしない。一方トラン
ジスタＱ２をオフするためには、（前述したように）Ｖ
ｃｔが■。、−ＶアアーＶ！Ｅより大きくなければなら
ない。従って、ＶＣＬは次の関係を満たす： （ＩＭ＋　ＩＦ）Ｒ１〉ＶＣＬ ＶＣＣＶＴ？　　　Ｖｗｔ＞　ｒｑＲ＋　　　　　　　
（３１Ｖ、Ｌは理想的にはＴ、Ｒ，に等しい。そしてク
ランプ４２Ａは、トランジスタＱＩＡがオンすると作動
するが、オフのときは作動しない。つまり、トランジス
タＱＩＡとＱｌ、の導通状態に関わりなく、Ｖ１ア、は
ほぼ等しい値に達する。これが、最も速い全体のスイッ
チング速度を与える。

第４図は、ゲート３０．の好ましい実施例の詳細を示す
。第４図に示した特定回路の大部分の動作は、特に前記
の議論に照らせば、ＥＣＬ分野の当業者にとって明かで
あろう。従って、ここでの第４図の説明は簡単なものに
とどめる。

まず入力段３４を見ると、入力回路４４は電圧■、と標
準電圧Ｖ、８の差と同じ及び反対の論理値の電圧Ｖ□と
ＶＩＩＡをそれぞれ生じる真−偽バッファである。バッ
ファ４４の主要部は、差動構成で配置されたＮＰＮ入カ
トランジスタＱ５ＡとＱ５．、負荷抵抗Ｒ５，とＲ５３
、及び電流源５８からなる。抵抗ＲＩとＰＮＮダイオー
ドＤが、静電放電からゲート３０．を保護する。

レベルシフト回路４６におけるレベルシフトエレメント
４８ｍは、直列に配列されたショットキーダイオードＤ
２ＡとＤ　３　Ａからなる。同じく、レベルシフトエレ
メント４８．は、直列のショットキーダイオードＤ２ａ
とＤ　３　ｍからなる。ダイオードＤ２Ａ、Ｄ３Ａ２Ｄ
２ａ及びＤ３ｍは、回路の動作中常時オンしている。従
って、追加のレベルシフトＶＬ３は２ＶｓＨに等しい。

但しＶＳＯは、順方向に完全に４通されたとき一つのシ
ョットキーダイオードの両端に存在する約０．４−０．
５ボルトの標準電圧である。

出力段３６に移動すると、温度補償回路４０は抵抗Ｒ４
及びＰＮＮダイオードＤとＤ５で形成されている。クラ
ンプ４２．は、ＰＮダイオードＤ６Ａ及びショットキー
ダイオードＤ７ＡとＤ８Ａからなる。同じくクランプ４
２！ｌは、ＰＮダイオードＤ　６　ｍ及びショットキー
ダイオードＤ　７　ｍとＤ　８　ｉｔからなる。完全に
導通したＰＮダイオード両端での順方向の電圧はＩＶＩ
ＩＥなので、クランプ値ＶＣＬはＶ＋＋ｔ＋　２　Ｖ３
．ｌに等しい。各ダイオードＤ６ＡとＤ６ｇは、実際に
は、ベースに短絡されたコレクタを有するＮＰＮトラン
ジスタとして実施されのが好ましい。従って、この場合
のＶＬＳはＶＣＬ　　ＶＩＩＥに正確に等しい。

スイッチング回路３８に移ると、制御回路５２は真−偽
バッファ６０とレベルシフト回路６２からなる。バッフ
ァ６０は電圧■。、１を電圧■。と比較し、差■。Ｅｌ
−Ｖ。と同じ及び反対の論理値の相補的な内部電圧■、
とＶＨＤをそれぞれ発生する。バッファ６０の主要部は
、差動構成で配置されたＮＰＮ入力トランジスタＱ６゜
とＱ６Ｅ、負荷抵抗Ｒ５ｏとＲ５７、及び電流源６４か
らなる。

抵抗Ｒ６とＰＮＮダイオードＤが、静電放電に対する保
護を与える。

レベルシフト回路４６は２つの部分に分けられる。一方
の部分は、ＮＰＮレベルシフトトランジスタＱ　７　ｎ
　、ショットキーダイオードＤＩＯ，とＤｌｌＤ、及び
■。をＶＩＩ！＋　２　ＶＳＩＩに等しい量だけシフト
ダウンして■。を発生する電流源６６Ａからなる。他方
の部分は、ＮＰＮレベルシフトトランジスタＱ　７　ｔ
　、ショットキーダイオードＤ１０６とＤｌｌＥ、及び
ＶＩＩＥを前記と同じ量だけシフトダウンしてＶ、を発
生する電流源６６Ｅからなる。回路６２は実際上、回路
６４と同等である。

各電流源５８．５０ａ　、５０．．２６．６４．６６ｎ
、６６を及び５６は、第４図に示したように通常の方法
で配置されたＮＰＮトランジスタと抵抗で形成される。

共通のバイアス電圧■。、が、これらＮＰＮ　トランジ
スタのベースに供給される。

ゲート３０．の好ましい実施例において、ＶＣＣとＶＥ
ＥはそれぞれＯポルト（アース標準）と−４，５ボルト
である。ＶＩＩＢと”　ｃ　ｓはそれぞれ、約Ｖｃｃ　
　１．３ボルトとＶｌｌｌｌ、３ボルトである。Ｒ。

は３１０オームである。抵抗Ｒ２Ａ／Ｒ２１、ＲＩ、Ｒ
４、Ｒ５Ｄ／　Ｒ５Ｅ及びＲ６はそれぞれ、２５０．６
０，０００．４００．２５０及び６０．０００オームに
設定される。電流源５８．５０Ａ１５０ｍ、２６．６４
．６６゜／６６Ｅ及び５６はそれぞれ、５００．１．０
００．１５０．５００．２５０及び７５オームに設定さ
れる。ＩＭと■、はそれぞれ３と６ミリアンペアである
。この結果、ＶＣＬはＩＦＲ，に極めて近い。

バス３２については、抵抗Ｒ’ｒｌとＲＴ２が各々５０
オームに設定される。■アアはＶｃｃ　　２．０ボルト
である。こうして、第３及び４図の複合システムは、通
常のＥＣＬ出力電圧範囲にわたって動作する。

以上本発明を特定の実施例を参照して説明したが、上記
の説明は例示のみを目的としており、発明の範囲を制限
するものとして解釈されるべきでない。例えば、前記し
たものと反対の極性の半導体エレメントを用いても、同
じ結果を達成できる。

またクランプ及びレベルシフトエレメントは、好ましい
実施例で用いたのと異なる数及び種類のダイオードで構
成することもできる。

信号ＶＩＴＭと相補的な中間信号を、バス３２と同じに
構成された別の１ビツトデータバスを駆動する別の出力
トランジスタに、Ｑ　１　ｔｒのコレクタから与えるよ
うにしてもよい。そして、増幅器５４と類似の差動増幅
器を用い、信号■。、に応じて別の出力トランジスタを
３状態モードとすることもできる。つまり、特許請求の
範囲に記載された発明の真の範囲及び精神から逸脱せず
に、各種の応用、変更、及び変更が当業者にとっては可
能である。

【図面の簡単な説明】

第１図は３状態モードで動作する少なくとも１つのＴＴ
Ｌ回路を含む従来技術のバスシステムの回路／ブロック
図、第２ａ図及び第２ｂ図は従来技術のＥＣＬ出力段の
回路図、第３図は本発明による３状態モードで動作可能
な少なくとも１つのＥＣＬ回路を含むバスシステムの回
路／ブロック図、第４図は第３図の１つのＥＣＫ回路の
詳細を示す回路図である。 ３０、・・・・・・論理回路、２６．５６・・・・・・
主及び別の電流源、４２Ａ、４２ｍ・・・・・・電圧ク
ランプ、３２・・・・・・バス、３８・・・・・・スイ
ッチンク手段、４６・・・・・・レベルシフト手段、４
８ａ、４８ｍ・・・・・・レベルシフトエレメント、５
２・・・・・・制御手段、ＱＩＡ、Ｑ　Ｉ　Ｂ・・・・
・・第１、第２トランジスタ、ＶＡ、Ｖｌ・・・・・・
ベース入力電圧、Ｎ１．、Ｎ２、Ｎ４・・・・・・第１
、第２及び別のノード、ＶＩＴＭ・・・・・・中間電圧
信号、ｖｃｃ、■０、Ｖｔｔ・・・・・・第１、第２及
び成端電圧、Ｒｌａ　、Ｒｌｍ　、ＲＴＩ　　・・・・
・・抵抗、別の抵抗、成端抵抗、Ｑ２・・・・・・出力
トランジスタ、Ｔｏ・・・・・・出力端、Ｑ１０、Ｑ４
Ｅ・・・・・・フロートランジスタ、Ｖ、　、Ｖ、・・
・・・・フロー制御電圧、ＶＯＥ＋・・・・・・出力制
御信号、■）ＩＡ、Ｖｌｌｌｌ・・・・・・内部電圧、
Ｑ３Ａ、Ｑ３１・・・・・・レベルシフトトランジスタ
。 手 続 補 正 書 （方式） ％式％ １、事件の表示 昭和６３年特許願第３１４８１５号 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 （門谷薔こ支受Ｔよし）

Claims (1)

1. 【特許請求の範囲】 １、ベース入力電圧を受け取るベース、第１ノードに接
   続されたエミッタ、及び回路の状態を表す中間電圧信号
   が与えられる第２ノードに接続されたコレクタを有する
   第１の主バイポーラトランジスタ：別のベース入力電圧
   を受け取るベース、第１ノードに接続されたエミッタ、
   及び第１供給電圧源に接続されたコレクタを有する同じ
   極性の第２の主バイポーラトランジスタ：第１ノードと
   第２供給電圧源の間に接続され、第１ノードに主供給電
   流を与える主電流源：及び第２ノードと第１供給電圧源
   の間に接続された抵抗を備え、前記中間電圧信号が、 （１）第１トランジスタがオフ、第２トランジスタがオ
   ンで、主供給電流のほとんどが前記抵抗を通って流れな
   いとき、第１の論理状態を表す第１電圧レベルにあり、 （２）第１トランジスタがオン、第２トランジスタがオ
   フで、主供給電流のほとんど全てが前記抵抗を通って流
   れるとき、第２の論理状態を表す第２電圧レベルにあり
   、該第２電圧レベルが第１電圧レベルよりも第２供給電
   圧に近い論理回路において、所定の状態にある出力制御
   信号に応じ、前記主トランジスタの導通状態に関わりな
   く前記主供給電流を越える電流を前記抵抗を通して流す
   スイッチング手段を備え、前記中間電圧信号が第２電圧
   レベルよりも第２供給電圧に近い電圧に達して、回路を
   第３の状態に置くことを特徴とする論理回路。 ２、前記第２ノードに接続されたベース、出力端に接続
   されたエミッタ、及び電圧源に接続されたコレクタを有
   する同じ極性のバイポーラ出力トランジスタを含み、前
   記中間電圧信号が第１電圧レベルまたは第２電圧レベル
   にあって前記出力端が該出力端によって駆動される別の
   回路に対して低インピーダンスを呈するとき、前記出力
   トランジスタがオンしているものにおいて、前記出力端
   における電圧が両供給電圧間にある成端電圧よりも第２
   供給電圧の方へ近づかないように前記別の回路が防ぎ、
   前記出力制御信号が所定の状態に達したとき前記出力ト
   ランジスタがオフし、出力端が前記別の回路に対して高
   いインピーダンスを呈するのに十分なだけ前記成端電圧
   が第１供給電圧に近いことを特徴とする請求項１記載の
   論理回路。 ３、前記別の回路が、少なくとも一端で抵抗を介して成
   端電圧源に成端されたバスを備えたものにおいて、論理
   回路とバスが次の関係： Ｉ＿Ｆ＿ＲＲ＿１＞Ｖ＿Ｃ＿Ｃ−Ｖ＿Ｔ＿Ｔ−Ｖ＿Ｂ＿
   Ｅ＞Ｉ＿ＭＲ＿Ｉ（但し、Ｉ＿Ｆ＿Ｒは第１トランジス
   タがオフのときに前記抵抗を介してスイッチング手段が
   引き出す最大電流の大きさ、Ｒ＿１は前記抵抗の抵抗値
   、Ｖ＿Ｃ＿Ｃ−Ｖ＿Ｔ＿Ｔは第１供給電圧と成端電圧と
   の差の大きさ、Ｖ＿Ｂ＿Ｅは順方向で充分な導通状態に
   ちょうど達したときにおけるバイポーラトランジスタの
   ベース−エミッタ結合間での標準電圧の大きさ、及びＩ
   ＿Ｍは主供給電流の大きさ）を満たすことを特徴とする
   請求項２記載の論理回路。 ４、前記スイッチング手段が： 別のノードに接続された第１フロー電極、第２ノードに
   接続された第２フロー電極、及びフロー制御電圧に応じ
   て前記両フロー電極間での電流伝達を制御する制御電極
   を有するフロートトランジスタ；及び 前記別のノードと第２供給電圧源との間に接続され、前
   記別のノードに別の供給電流を与える別の電流源；を備
   えたことを特徴とする請求項２記載の論理回路。 ５、前記スイッチング手段が： 前記別のノードに接続された第１フロー電極、電圧源に
   接続された第２フロー電極、及び別のフロー制御電圧に
   応じて前記両フロー電極間での電流伝達を制御する制御
   電極を有する別のフロートランジスタ；及び 出力制御信号に応じてフロー制御電圧を発生する制御手
   段；を含むことを特徴とする請求項４記載の論理回路。 ６、前記各フロートランジスタが、それぞれ該トランジ
   スタの第１、第２及び制御電極をなすエミッタ、コレク
   タ及びベースを有する同じ極性のバイポーラトランジス
   タであることを特徴とする請求項５記載の論理回路。 ７、前記各トランジスタがＮＰＮトランジスタであるこ
   とを特徴とする請求項６記載の論理回路。 ８、前記制御手段が、制御信号と標準信号との差を比較
   してフロー制御電圧を発生する手段を備えたことを特徴
   とする請求項６記載の論理回路。 ９、前記第２ノードと第１供給電圧源との間で前記抵抗
   と並列に接続され、前記抵抗両端間の電圧を制限する電
   圧クランプを備えたことを特徴とする請求項４記載の論
   理回路。 １０、前記抵抗両端間の電圧の大きさが、次の関係；（
   Ｉ＿Ｍ＋Ｉ＿Ｆ）Ｒ＿１＞Ｖ＿Ｃ＿Ｌ＞ Ｖ＿Ｃ＿Ｃ−Ｖ＿Ｔ＿Ｔ−Ｖ＿Ｂ＿Ｅ＞Ｉ＿ＭＲ＿Ｉ（
   但し、Ｉ＿Ｍは主供給電流の大きさ、Ｉ＿Ｆは別の供給
   電流の大きさ、Ｒ＿Ｉは前記抵抗の抵抗値、Ｖ＿Ｃ＿Ｃ
   −Ｖ＿Ｔ＿Ｔは第１供給電圧と成端電圧との差の大きさ
   、及びＶ＿Ｂ＿Ｅは順方向で充分な導通状態にちょうど
   達したときにおけるバイポーラトランジスタのベースエ
   ミッタ接合間での標準電圧の大きさ）を満たす値Ｖ＿Ｃ
   ＿Ｌを越えるのを前記電圧クランプが防ぐことを特徴と
   する請求項９記載の論理回路。 １１、Ｖ＿Ｃ＿ＬがＩ＿ＦＲ＿Ｉに近いことを特徴とす
   る請求項１０記載の論理回路。 １２、前記第１供給電圧に近い電圧から前記両供給電圧
   間の値までの範囲にわたって変化する一対の相補的な内
   部電圧に応じ、これら内部電圧を第２供給電圧の方に向
   かって、１Ｖ＿Ｂ＿Ｅ（但しＶ＿Ｂ＿Ｅは順方向で充分
   な導通状態にちょうど達したときにおけるバイポーラト
   ランジスタのベース−エミッタ接合間での標準電圧の大
   きさ）を越えるほぼ等しい量だけそれぞれシフトするこ
   とによって前記ベース入力電圧を発生するレベルシフト
   手段を備えたことを特徴とする請求項９記載の論理回路
   。 １３、前記レベルシフト手段が２つの部分に分けられ、
   各部分が： 前記内部電圧の異なる一方を受け取るベース、エミッタ
   、及び電圧源に接続されたコレクタを有する同じ極性の
   レベルシフトバイポーラトランジスタ；及び 前記レベルシフトトランジスタのエミッタと前記主トラ
   ンジスタの異なる一方のベースに接続されているノード
   との間に接続されたレベルシフトエレメント；を備えた
   ことを特徴とする請求項１２記載の論理回路。 １４、前記第１トランジスタが深い飽和状態に入るのを
   前記レベルシフト手段と電圧クランプが防ぐことを特徴
   とする請求項１３記載の論理回路。 １５、前記抵抗両端間の電圧の大きさが、次の関係；（
   Ｉ＿Ｍ＋Ｉ＿Ｆ）Ｒ＿Ｉ＞Ｖ＿Ｃ＿Ｌ＞ Ｖ＿Ｃ＿Ｃ−Ｖ＿Ｔ＿Ｔ−Ｖ＿Ｂ＿Ｅ＞Ｉ＿ＭＲ＿Ｉ （但し、Ｉ＿Ｍは主供給電流の大きさ、Ｉ＿Ｆは別の供
   給電流の大きさ、Ｒ＿Ｉは前記抵抗の抵抗値、Ｖ＿Ｃ＿
   Ｃ−Ｖ＿Ｔ＿Ｔは第１供給電圧と成端電圧との差の大き
   さ、及びＶ＿Ｂ＿Ｅは順方向で充分な導通状態にちょう
   ど達したときにおけるバイポーラトランジスタのベース
   −エミッタ接合間での標準電圧の大きさ）を満たす値Ｖ
   ＿Ｃ＿Ｌを越えるのを前記電圧クランプが防ぎ：前記各
   レベルシフトエレメントが、次の関係； Ｖ＿Ｌ＿Ｓ＞Ｖ＿Ｃ＿Ｌ−Ｖ＿Ｂ＿Ｅ−Ｖ＿Ｓ＿Ｖ（１
   ） （但し、Ｖ＿Ｓ＿Ｖは第１トランジスタのベースとコレ
   クタ間での順方向の最大許容電圧）を満たす大きさのＶ
   ＿Ｌ＿Ｓを有するレベルシフト電圧を発生することを特
   徴とする請求項１４記載の論理回路。 １６、Ｖ＿Ｌ＿ＳがＶ＿Ｃ＿Ｌ−Ｖ＿Ｂ＿Ｅに近いこと
   を特徴とする請求項１５記載の論理回路。 １７、前記第２トランジスタのコレクタと第１供給電圧
   源との間に接続された別の抵抗を含むものにおいて、前
   記第２トランジスタのコレクタと第１供給電圧源との間
   で前記別の抵抗と並列に接続され、前記別の抵抗両端間
   での電圧を制限する別の電圧クランプを備えたことを特
   徴とする請求項１３記載の論理回路。 １８、前記両抵抗がほぼ同等であるものにおいて、前記
   両電圧クランプがほぼ同等で、前記レベルシフトエレメ
   ントもほぼ同等であることを特徴とする請求項１７記載
   の論理回路。 １９、前記各電圧クランプ及びレベルシフトエレメント
   が少なくとも１つのダイオードからなることを特徴とす
   る請求項１８記載の論理回路。