JPH01278041A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、Ｅ　ＣＬ　（Ｅｍｉｔｔｅｒ　　Ｃｏｕｐｌｅｄ　
　Ｌｏｇ−ｉｃ）回路を基本構成とするゲートアレイ集
積回路により構成される高速ディジタル処理装置等のし
イアウド設計に利用して特に有効な技術に関するもので
ある。

〔従来の技術〕

バイポーラトランジスタにより構成されるＥＣＬ回路が
ある。また、ＥＣＬ回路を基本構成とするゲートアレイ
集積回路がある。さらに、このようなゲートアレイ集積
回路により構成される高速ディジタル処理装置がある。

一方、上記高速ディジタル処理装置等において、その回
路構成を簡素化し回路素子数を削減する一つの手段とし
て、結ＩＪｌｌ論理和（Ｗｉｒｅｄ　　ＯＲ）方式があ
る。また、上記高速ディジタル処理装置等の回路素子や
結合配線のレイアウトを、コンピュータにより自動的に
かつ効率的に設計する一つの手段として、ＤＡ　（Ｄｅ
ｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　）技術がある。

ＤＡ技術については、例えば、１９Ｂ６年６月発行のｒ
アイ・イー・イー・イーＤＡ部会会議資料（Ｉ　ＥＥＥ
　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　２３ｒｄ　
Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　Ｃｏｎｆｅｒｅ
ｎｃｅ　）　Ｊ第４０４頁ゞ第４１０頁に記載されてい
る。

〔発明が解決しようとする課題〕

第４図には、上記ゲートアレイ集積回路により構成され
る高速ディジタル処理装置の配置図の一例が示されてい
る。高速ディジタル処理装置を構成するゲートアレイ集
積回路は、格子状に配置されるＥＣＬゲートセルＧ１ｌ
−０１８ないし０６１〜Ｇ６８を含む、このうち、ゲー
トセルＧ２５゜Ｇ３１及びＧ４４は、オープンエミッタ
型の出力トランジスタを含みかつその出力端子が共通結
合されることで、結線論理和形態とされる。これらのゲ
ートセルの出力信号は、ゲートセルＧ１３゜Ｇ５２及び
Ｇ５８の入力端子に供給される。

上記のような高速ディジタル処理装置のレイアウトを上
記ＤＡ技術を用いて自動的に設計する場合、グルーピン
グや配置改善等が行われる結果、出力側のゲートセルＧ
２５．Ｇ３１及びＧ４４は比較的近接して配置され、ま
たほぼ中心位置に配置されるゲートセルＧ４４に結線論
理和を構成する終端抵抗ＲＥが設けられる。これにより
、ゲートセルＧ２５及びＧ３１から終端抵抗ＲＥまでの
間の配線距離が縮小され、これらの結合配線の分布抵抗
による出力信号のレベル低下が所定の範囲内に抑えられ
る。

ところが、集積回路の微細化技術が発展し、その一方で
集積回路の大規模化と基板の大型化が進むに従って、上
記のようなレイアウト設計には次のような問題点が生じ
る。すなわち、結合配線が微細化されることによってそ
の単位長あたりの分布抵抗値が増大し、例えばゲートセ
ルＧ３１の出力端子と分岐ノードｎｈ間等における出力
信号のレベル低下が大きくなって入力用ゲートセル０１
３等の誤動作を招くため、配線長に関する規制を厳しく
せざるを得なくなる。しかし、その反面、搭載素子数の
増大と基板の大型化によって素子のレイアウト域が拡大
されることから、上記制限を守れない場合が多々発生す
る。このため、その都度人手による修正が必要となり、
せっかくのＤＡ技術の効果を思うように発揮できない、
また、配線等に関する規制が厳しくされることで、逆に
素子レイアウトの自由度が制限され、効率的なレイアウ
ト設計の妨げとなるものである。

この発明の目的は、結線論理形感とされる論理ゲート回
路及びその結合配線のレイアウトに関する制約を緩め、
効率的なレイアウト方法を提供することにある。この発
明の他の目的は、結線論理形態とされる論理ゲート回路
を含む高速ディジタル処理装置等のレイアウト自由度を
拡大し、そのレイアウト設計を効率化することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

（課題を解決するための手段） 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、結線論理形態とされる複数の論理ゲート回路
を含むゲートアレイ集積回路等において、出力側の論理
ゲート回路の出力端子を結合する第１の共通結合配線を
、各論理ゲート回路の出力端子と対応する分岐ノードが
近接するように−筆書き状に配置し、その一端と回路の
電源電圧又は接地電位との間に終端抵抗を配置し、その
他端を入力側の論理ゲート回路の入力端子を結合した第
２の共通結合配線に結合するものである。

〔作　　用〕

上記した手段によれば、上記第１の共通結合配線の分布
抵抗を、入力側の論理ゲート回路から見た実質的な分布
抵抗に含めることができるため、結線論理形態とされる
論理ゲート回路の結合配線に関する制約を緩和できる。

これにより、結線論理形態とされる複数の論理ゲート回
路を含む高速ディジタル処理装置等のレイアウト自由度
を拡大し、そのレイアウト設計を効率化できる。

〔実施例１〕 第１図には、この発明が通用された高速ディジタル処理
装置の一実施例の配置図が示されている。

この実ａ例の高速ディジタル処理装置は、特に制限され
ないが、ＥＣＬ回路を基本構成とするゲートアレイ集積
回路のマスクの一部を、ユーザ仕様に従ってオプショナ
ルに変更することによって構成される。ゲートアレイ集
積回路の各回路素子は、公知の半導体集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。

この実施例において、高速ディジタル処理装置を構成す
る論理ゲート回路及びこれらの論理ゲート回路間に設け
られる結合配線のレイアウトは、コンビエータによるＤ
Ａ技術を用いることで自動的にかつ効率的に設計される
。高速ディジタル処理装置は、結線論理形態とされる複
数の論理ゲート回路及び終端抵抗を含む、これらの論理
ゲート回路及び終端抵抗とその結合配線は、後述するよ
うに、この発明が通用されることにより、レイアウトに
関する制約が緩和される。その結果、高速ディジタル処
理装置のレイアウト自由度が拡大され、そのレイアウト
設計が効率化される。

第１図において、高速ディジタル処理装置は、特に制限
されないが、半導体基板ＳＵＢ上に格子状に配置される
ゲートセルＧｌｌ〜０１８ないしＧ６１〜０６８を含む
、これらのゲートセルの周辺には、特に制限されないが
、９個のパンファセルＢが設けられる。また、半導体基
板ＳＵＢの周辺部には、多数のポンディングパッドＰが
それぞれ直線上に設けられる。

高速ディジタル処理装置は、特に制限されないが、その
出力端子が共通結合されることで結線論理形態とされる
３個のゲートセルＧ２３．Ｇ３２及びＧ４２（第１の論
理ゲート回路群）と、その入力端子が上記ゲートセルの
共通結合された出力端子に結合される３個のゲートセル
Ｇ１６．Ｇ２７及びＧ４６（第２の論理ゲート回路群）
とを含む、これらの論理ゲート回路は、後述するように
、基本的にすべて同一の回路構成とされ、また出力エミ
７タフォロヮ回路を構成する負荷抵抗が選択的に削除さ
れることで、その出力が選択的にオーブンエミッタ形態
とされる。

この実施例において、上記第１の論理ゲート回路群を構
成するゲートセルＧ２３．Ｇ３２及びＧ４２は、特に制
限されないが、半導体基板ＳＵＢの左側に比較的近接し
て配置される。これらのゲートセルの出力端子は、特に
制限されないが、ゲートセルＧ２３の出力端子すなわち
分岐ノードｎａからゲートセルＧ４２の出力端子すなわ
ち分岐ノードｎｃまでの間に−ｌ！ｉ書き状に配置され
る第１の共通結合配線ＣＬＩを介して、共通結合される
。この第１の共通結合配線の一端すなわちノードｎｃに
は、ゲートセルＧ４２の出カニミッタフォロワ回路に設
けられる負荷抵抗が、結線論理和を構成する終端抵抗Ｒ
Ｅとして配置される。

一方、第２の論理ゲート回路群を構成するゲートセルＧ
１６．Ｇ２７及びＧ４６は、特に制限されないが、同様
に半導体基板ＳＵＢの右側に比較的近接して配置される
。これらのゲートセルの入力端子は、第２の共通結合配
線ＣＬ２を介して共通結合された後、上記共通結合配線
ＣＬＩの他端すなわち分岐ノードｎａに結合される。

第２図には、第１図の高速ディジタル処理装置の一実施
例の回路図が示されている。同図には、高速ディジタル
処理装置を構成するゲートセルＧ２３、Ｇ２７．Ｇ３２
．Ｇ４２及びＧ４６が例示的に示される。その他のゲー
トセルは、特に制限されないが、出カニミッタフォロワ
回路の負荷抵抗すなわち終端抵抗ＲＥの有無を別として
、すべて同一の回路構成とされる。バッファセルＢ及び
ポンディングパッドＰについては、この発明と直接関係
がないので、その説明を割愛する。なお、第２図に示さ
れるバイポーラトランジスタは、すべてＮ　Ｐ　Ｎ型）
ランジスタである。

第２図において、高速ディジタル処理装置を構成するゲ
ートセルは、特にｆｉｌＪ限されないが、ゲートセルＧ
４２に代表して示されるように、そのコレクタ及びエミ
ッタが共通結合されることで並列形態とされる３個のト
ランジスタＴ１〜Ｔ３を含む。これらのトランジスタの
共通結合されたコレクタと回路の接地電位との間には、
負荷抵抗Ｒ１が設けられる。また、これらのトランジス
タの共通結合されたエミッタは、差動形態とされるトラ
ンジスタＴ４のエミッタに共通結合され、さらに定電流
源Ｓｌを介して回路の電源電圧に結合される。トランジ
スタＴ４のコレクタは、回路の接地電位に結合され、そ
のベースには、高速ディジタル処理装置の図示されない
定電圧発生回路から所定の参照電位Ｖｒｌが供給される
。トランジスタＴ１〜Ｔ３のベースは、各ゲートセルの
第１ないし第３の入力端子１１〜ｉ３とされ、高速ディ
ジクル処理装置の図示されない他のゲートセルから、対
応する入力信号がそれぞれ供給される。これにより、ト
ランジスタＴｌ−７３及びＴ４は、入力信号ｉ　１−　
ｉ　３のレベルを判定する電流スイッチ回路として機能
し、その論理スレッシホルトレベルは上記参照電位Ｖｒ
ｌとされる。

ここで、回路の電源電圧は、特に制限されないが、例え
ば−５，２ｖのような負の電源電圧とされ、入力信号ｉ
　１−　ｉ　３は、その信号振幅を例えば０゜８■とす
るＥＣＬレベルの信号とされる。また、参照電位Ｖｒｌ
は、特に制限されないが、上記入力信号１１〜ｉ３のハ
イレベル及びロウレベルのほぼ中間レベルとされる。

トランジスタＴ１〜Ｔ３の共通結合されたコレクタは、
さらにトランジスタＴ５のベースに結合される。このト
ランジスタＴ５のコレクタは、回路の接地電位に結合さ
れ、そのエミッタと回路の電源電圧との間には負荷抵抗
ＲＥが設けられる。

これにより、トランジスタＴ５は、上記負荷抵抗ＲＥと
ともに出カニミッタフォロワ回路を構成する。トランジ
スタＴ５のエミッタ電圧は、各ゲートセルの出力信号０
とされる。

対応するゲートセルが結線論理形態とされるとき、負荷
抵抗ＲＥは、前述のように、結線論理形態とされる複数
のゲートセルの中の１個にのみ選択的に設けられる。こ
のとき、負荷抵抗ＲＥが設けられる１個のゲートセルで
は、負荷抵抗ＲＥが終端抵抗として機能する。また、負
荷抵抗ＲＥが設けられない他のゲートセルでは、トラン
ジスタＴ５がオーブンエミック型の出力トランジスタと
して機能する。

入力信号１１〜ｉ３のいずれかが参照電位Ｖｒ１よりも
高いＥＣＬレベルのハイレベルとされるとき、対応する
トランジスタＴ１〜Ｔ３はオン状態となり、トランジス
タＴ４はカットオフ状態となる。このため、トランジス
タＴ１〜Ｔ３の共通結合されたコレクタの電圧は、定電
流源３１から供給される動作電流の値と負荷抵抗Ｒ１の
値によって決まる所定のロウレベルとされる。これによ
り、トランジスタＴ５のエミッタ電圧すなわちゲートセ
ルの出力信号０は、トランジスタＴ１〜Ｔ３の共通結合
されたコレクタの電圧よりさらにトランジスタＴ５のベ
ース・エミッタ電圧分だけ低いＥＣＬレベルのロウレベ
ルとされる。

一方、入力信号１１〜ｉ３がすべて参照電位Ｖｒ１より
も低いＥＣＬレベルのロウレベルとされるとき、トラン
ジスタＴｌ〜Ｔ３はともにカットオフ状態となり、トラ
ンジスタＴ４がオン状態となる。このため、トランジス
タＴｌ−７３の共通結合されたコレクタの電圧は、回路
の接地電位のようなハイレベルとされる。これにより、
ゲートセルの出力信号０は、トランジスタＴＩ−Ｔ３の
共通結合されたコレクタ電圧よりトランジスタＴ５のベ
ース・エミッタ電圧分だけ低いＥＣＬレベルのハイレベ
ルとされる。

第２図において、ゲートセルＧ２Ｌ及びＧ３２は、出力
エミ７タフォロワ回路の負荷抵抗ＲＥが設けられず、そ
のトランジスタＴ５は、オープンエミッタ型の出力トラ
ンジスタとされる。これらのゲートセルＧ２３及びＧ３
２の出力端子０は、前述のように、共通結合配線ＣＬＩ
を介して、ゲートセルＧ４２の出力端子Ｏに共通結合さ
れる。

ゲートセルＧ４２には、上記負荷抵抗ＲＥが設けられる
。これにより、ゲートセルＧ２３．Ｇ３２及びＧ４２は
、ゲートセルＧ４２の負荷抵抗ＲＥを終端抵抗として、
結線論理和形態とされる。

一方、ゲートセルＧ１６．Ｇ２７及びＧ４６は、特に制
限されないが、いずれもその出カニミッタフォロワ回路
の負荷抵抗ＲＥが設けられることで、通常の論理ゲート
回路又は終端用論理ゲート回路とされる。特に制限され
ないが、これらのゲートセルの入力端子ｉ１は、共通結
合配線ＣＬ２を介して共通結合された後、分岐ノードｎ
ａにおいて、上記共通結合配線ＣＬＩと結合される。共
通結合配線ＣＬ２は、特に制限されないが、上記第１の
共通結合配線ＣＬＩのように一筆書き状に配置されず、
上記ゲートセルＧ１６．Ｇ２７及びＧ４６の入力端子１
１の間をそれぞれ最短距離となるように配置される。

ゲートセルＧ２３．Ｇ３２及びＧ４２の出力信号ｏのい
ずれかがＥＣＬレベルのハイレベルとされるとき、共通
結合配線ＣＬＩのレベルは、上記ＥＣＬレベルのハイレ
ベルとされる。このハイレベルは、共通結合配線ＣＬ２
を介して、ゲートセルＧ１６．Ｃｉ２？及びＧ４６の入
力端子ｉｌに伝達される。一方、ゲートセルＧ２３．Ｇ
３２及びＧ４２の出力信号ＯがすべてＥＣＬレベルのロ
ウレベルとされるとき、共通結合配線ＣＬＩのレベルは
、上記ＥＣＬレベルのロウレベルとされる。

このロウレベルは、同様に共通結合配線ＣＬ２を介して
、ゲートセルＧ１６．Ｇ２７及びＧ４６の入力端子ｉｌ
に伝達される。

つまり、共通結合配線ＣＬＩ及びＣＣｌ２は、ゲートセ
ルＧ２３．Ｇ３２及びＧ４２のいずれかにおいて、入力
信号ｉｆ−ｗｉ３がともにロウレベルとされるとき、Ｅ
ＣＬレベルのハイレベルとされる。また、ゲートセルＧ
２３．Ｇ３２及びＧ４２のすべてにおいて、入力信号１
１〜ｉ３のいずれかがハイレベルとされるとき、はじめ
てＥＣＬレベルのロウレベルとされる。

この実施例において、上記共通結合配線ＣＬＩは、前述
のように、上記ゲートセルＧ２３の出力端子０に近接す
る分岐ノードｎａを出発点として、ゲートセルＧ３２の
出力端子０に近接する分岐ノードｎｂからゲートセルＧ
４２の出力端子０に近接する分岐ノードｎｃへと、−筆
書き状に配置される。このとき、分岐ノードｎａ〜ｎｃ
と対応するゲートセルＧ２３．Ｇ３２及びＧ４２の出力
端子Ｏとの間の距離は、無視できる程度に少な（される
、一方、終端抵抗ＲＥは、上記共通結合配線ＣＬＩの一
端すなわち分岐ノードｎｃに配置され、ゲートセルＧ１
６．Ｇ２７及びＧ４６の入力端子ｉ１が結合される共通
結合配線ＣＬ２は、上記共通結合配線ＣＬＩの他端すな
わち分岐ノードｎａに結合される。さらに、共通結合配
線ＣＬＩ及びＣｌ３がＥＣＬレベルのハイレベル又はロ
ウレベルとされるとき、ゲートセルＧ１６．Ｇ２７及び
Ｇ４６の入力端子ｔ１に流れ込む電流は、対応するトラ
ンジスタＴｌのベース電流のみであり、その値は、共通
結合配線ＣＬＩ及びＣｌ３の分布抵抗が無視できる程度
に小さい。

このため、例えばゲートセルＧ２３の出力信号Ｏがハイ
レベルとされゲートセルＧ３２＆びＧ４２の出力信号Ｏ
がロウレベルとされるときには、ゲートセルＧ４２の負
荷抵抗ＲＥに分岐ノードｒムａから分岐ノードｎｃまで
の分布抵抗を加えたものが、入力側のゲートセルＧ１６
．Ｇ２７及び０４６の共通結合された入力端子から見た
実質的な結線論理和回路の終端抵抗となる。同様に、例
えばゲートセルＧ３２の出力信号Ｏがハイレベルとされ
ゲートセルＧ２３及びＧ４２の出力信号Ｏがロウレベル
とされるときには、ゲートセルＧ４２の負荷抵抗ＲＥに
分岐ノードｎａから分岐ノードｎｃまでの分布抵抗を加
えたものが、上記実質的な結線論理和回路の終端抵抗と
なる。

つまり、この実施例の高速ディジタル処理装置では、上
記共通結合配線ＣＬＩ及びＣｌ３ならびに終端抵抗ＲＥ
が所定の条件に従って配置されることで、負荷抵抗ＲＥ
とゲートセルＧ２３又はＧ３２の出力端子０との間にあ
る程度の分布抵抗が存在するにもかかわらず、入力側の
ゲートセルＧ１６、Ｇ２７及びＧ４６に対する入力信号
の実質的なレベル低下は生じないものとなる。

以上のように、この実施例の高速ディジタル処理装置は
、その出力端子が共通結合されることで結線論理形態と
される３個のゲートセルＧ２３゜Ｇ３２及びＧ４２と、
これらのゲートセルの共通結合された出力端子のレベル
を受ける３個のゲートセルＧ１６．Ｇ２７及びＧ４６と
を含む、ゲートセルＧ２３．Ｇ３２及びＧ４２の出力端
子は、各ゲートセルの出力端子と対応する分岐ノードが
近接するように一筆書き状に配置される第１の共通結合
配線ＣＬＩを介して結合され、その一端すなわち分岐ノ
ードｎｃと回路の電源電圧との間に終端抵抗ＲＥが設け
られる。ゲートセルＧ１６゜Ｇ２７及びＧ４６の入力端
子は、第２の共通結合配線ＣＬ２を介して結合された後
、分岐ノードｎａすなわち共通結合配線ＣＬＩの他端と
結合される。その結果、電流供給側のゲートセルの出力
端子と上記分岐ノードｎｃとの間に存在する分布抵抗は
、入力側のゲートセルＧ１６．Ｇ２７及びＧ４６から見
た実質的な終端抵抗に含め得るものとなる。このため、
上記入力側のゲートセルＧ１６゜Ｇ２７及びＧ４６に対
する入力信号は、上記分布抵抗によってそのレベルが低
下されない、つまり、上記レイアウト方法を採る限りに
おいて、結線論理形態とされる論理ゲート回路とその結
合配線のレイアウトに関する制約は緩和される。これに
より、結線論理形態とされる複数の論理ゲート回路を含
む高速ディジタル処理装置等のレイアウト自由度が拡大
され、そのレイアウト設計が効率化されるものである。

〔実施例２〕 第３図には、この発明が通用された高速ディジタル処理
装置のもう一つの実施例の配置図が示されている。この
実施例において、高速ディジタル処理装置は、上記第１
図の高速ディジタル処理装置と同一のゲートアレイ集積
回路をもとに構成される。したがって、第３図の半導体
基板ＳＵＢとゲートセル０１１〜Ｇ１Ｂないし０６１〜
Ｇ６８及びバッファセルＢならびにポンディングパッド
Ｐは、第１図の半導体基板ＳＵＢとゲートセルＧ１１〜
Ｇ１８ないし０６１−Ｇ６Ｂ及びバッファセルＢならび
にボンディングバンドＰにそれぞれ対応する。以下、第
１図の実施例と異なる点について、その説明を追加する
。

第３図において、高速ディジタル処理装置は、特に制限
されないが、その出力端子が共通結合されることで結線
論理形態とされる３個のゲートセルＧ２４．Ｇ３１及び
Ｇ４３（第１の論理ゲート回路群）と、その入力端子が
上記ゲートセルの共通結合された出力端子に結合される
３個のゲートセルＧ１７．Ｇ５２及びＧ５Ｂとを含む。

これらの３＃１理ゲ一ト回路は、曲述のように、基本的
にすべて同一の回路構成とされ、出力エミッタフォロワ
回路を構成する負荷抵抗が選択的に削除されることで、
その出力が選択的にオーブンエミンタ形態とされる。

この実施例において、上記第１の論理ゲート回路群を構
成するゲートセルＧ２４．Ｇ３１及びＧ４３は、特に制
限されないが、半導体基板ＳＵＢの左側に比較的近接し
て配置される。これらのゲートセルの出力端子は、特に
制限されないが、ゲートセルＧ２４の出力端子すなわち
分岐ノードｎｄからゲートセルＧ４２の出力端子すなわ
ち分岐ノードｎｏさらにゲートセルＧ４３の出力端子す
なわち分岐ノードｎｆへと、−筆書き状に配置される第
１の共通結合配線ＣＬＩを介して、共通結合される。こ
の第１の共通結合配線ＣＬｌの一端すなわち分岐ノード
ｎｆには、ゲートセルＧ４３の出力エミンタフオロワ回
路に設けられる負荷抵抗が、結線論理和回路を構成する
終端抵抗ＲＥとして配置される。共通結合配線ＣＬＩの
他端すなわち分岐ノードｎｄは、さらにゲートセルＧ２
５として設けられるダミーセルの入力端子ｉに結合され
る。

一方、第２の論理ゲート回路群を構成するゲートセルＧ
１６．Ｇ２７及びＧ４６は、半導体基板ＳＵＢの随所に
分散して配置される。これらのゲートセルの入力端子は
、第２の共通結合配線ＣＬ２を介して共通結合された後
、上記ダミーセルの出力端子０に結合される。

ここで、上記ゲートセルＧ２５すなわちダミーセルの入
力端子ｉ及び出力端子０は、その内部において共通結合
され、短絡される。特に制限されないが、ダミーセルは
、これらの入力端子ｉ及び出力端子Ｏならびに短絡用結
合配線以外のものを含まない。

これらのことから、この実施例の高速ディジタル処理装
置では、上記第１図の実施例と同様な作用により、結線
論理形態とされる論理ゲート回路のレイアウトに関する
制約が緩和される。その結果、結線論理形態とされる論
理ゲート回路を含む高速ディジタル処理装置のレイアウ
ト自由度が拡大され、そのレイアウト設計が効率化され
る。

一方、この実施例の高速ディジタル処理装置において、
上記ゲートセル等の回路素子と各結合配線等のレイアウ
トは、コンピュータによるＤＡ技術を用いることで自動
的にかつ効率的に設計される。このとき、コンピュータ
には、共通結合配線ＣＬＩの配線データすなわち上記第
１の論理ゲート回路群を構成するゲートセルＧ２４．Ｇ
３１及びＧ４３の出力端子ならびにゲートセルＧ２５す
なわちダミーセルの入力端子に関する配線データと、共
通結合配線ＣＬ２の配線データすなわち上記第２の論理
ゲート回路群を構成するゲートセルＧ１７．Ｇ５２及び
Ｇ５Ｂの入力端子ならびに上記ダミーセルの出力端子Ｏ
に関する配線データとが、それぞれ別個に与えられる。

また、共通結合配ｕＡＣＬｌについては、それが各ゲー
トセルの出力端子と対応する分岐ノードが近接するよう
に−Ｎ書き状に配置され、かつその一端に終端抵抗ＲＥ
が配置されその他端がダミーセルの入力端子ｌに結合さ
れなくてはならないという配線条件が与えられる。その
結果、コンピュータは、第１の論理ゲート回路群を構成
する複数のゲートセルと第２の論理ゲート回路群を構成
する複数のゲートセルとが入り雑じって配置されるにも
かかわらず、共通結合配線ＣＬＩ及びＣｌ３に関するレ
イアウト設計を、通常の配線レイアウトと同様に、それ
ぞれ個別に取り扱うことができる。これにより、高速デ
ィジタル処理装置のレイアウト設計はさらに効率化され
るものである。

以上のように、この実施例の高速ディジタル処理装置で
は、第１の論理ゲート回路群を構成する複数のゲートセ
ルの出力端子が、−筆書き状に配置される共通結合配線
ＣＬＩを介して結合され、また第２の論理ゲート回路群
を構成する複数のゲートセルの入力端子が、共通結合配
線ＣＬ２を介して結合される。これらの共通結合配線Ｃ
ＬＩ及びＣｌ３は、さらにダミーセルを介して結合され
る。このため、この実施例の高速ディジタル処理装置で
は、上記第１図の実施例と同様な作用によって、結線論
理形態とされる論理ゲート回路のレイアウトに関する制
約が緩和され、そのレイアウト設計が効率化される。ま
た、共通結合配線ＣＬｌ及びＣｌ３を分断するダミーセ
ルが設けられることで、第１の論理ゲート回路群を構成
するゲートセルと第２の論理ゲート回路を構成するゲー
トセルとが入り雑じって配置されるにもかかわらず、コ
ンピュータによる自動設計が標準化しやすくなり、高速
ディジタル処理装置のレイアウト設計がさらに効率化さ
れるものとなる。

以上の二つの実施例に示されるように、この発明を結線
論理形態とされる複数の論理ゲート回路を含む高速ディ
ジタル処理装置に通用した場合、次のような作用効果が
得られる。すなわち、（１１結線論理形態とされる複数
の論理ゲート回路を含む高速ディジタル処理装置等にお
いて、出力側の論理ゲート回路の出力端子を結合する第
１の共通結合配線を、各論理ゲート回路の出力端子と対
応する分岐ノードが近接するように一筆書き状に配置し
た後、その一端と回路の電源電圧又は接地電位との間に
終端抵抗を配置し、その他端を入力側の論理ゲート回路
の入力端子を結合した第２の共通結合配線に結合するこ
とで、上記第１の共通結合配線に存在する分布抵抗を、
入力側の論理ゲート回路から見た実質的な終端抵抗に含
めることができる。このため、結線論理形態と論理ゲー
ト回路の結合配線のレイアウトに関する制限を緩和でき
るという効果が得られる。

（２）上記（１１項により、結線論理形態とされる複数
の論理ゲート回路を含む高速ディジタル処理装置等のレ
イアウト自由度を拡大できるという効果が得られる。

（３）上記（１）項及び（２）項により、結線論理形態
とされる複数の論理ゲート回路を含む高速ディジタル処
理装置等のレイアウト設計を効率化できるというすＪ果
が得られる。

（４）上記（１）項〜（３）項において、上記第１及び
第２の共通結合配線を、その内部で共通結合される２個
の端子を有するダミーセルを介して結合することによっ
て、コンピュータによるＤＡ技術を用いた高速ディジタ
ル処理装置等のレイアウト設計をさらに効率化できると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図及び第
３図の実施例では、共通結合配線ＣＬＩは、出力側のゲ
ートセルの出力端子に近接する位置を一筆書き状に配置
されるが、各ゲートセルの出力端子から対応する分岐ノ
ードまでの距離は、その間の分布抵抗値が許容できる範
囲で長くすることができる。つまり、以上の実施例では
、第１の論理ゲート回路群を構成するゲートセルは比較
的近接して配置されるものとしているが、共通結合配線
ＣＬＩが各ゲートセルの出力端子の間を−Ｉ！書き状に
配置されかつその一端に終端抵抗が配置されその他端が
第２の共通結合配線に結合されることを条件にすれば、
実質的には半導体基板ＳＵＢ上に分散して配置してもよ
い、各実施例において、終端抵抗ＲＥは、論理ゲート回
路内に含まれるものでなくてもよいし、各ゲートセルは
、それぞれ異なる回路構成とされるものであってもよい
、第２図において、ゲートセルは、２人力又は４人力の
論理ゲート回路を基本とするものであってもよいし、ま
た反転及び非反転出力端子の両方を持つものであっても
よい。

第３図において、ダミーセルとされるゲートセルＧ２５
は、その内部でそれぞれ共通結合される２組又はそれ以
上の入力端子及び出力端子を持つものであってもよいし
、通常の論理ゲート回路を含むものであってもよい。さ
らに、第１図及び第３図に示される高速ディジタル処理
装置の具体的なレイアウトや各ゲートセルの結合方法な
らびに第２図に示されるゲートセルの具体的な回路構成
等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラゲートア
レイ集積回路により構成される高速ディジタル処理装置
に通用した場合について説明したが、それに限定される
ものではなく、例えば、専用集積回路によって構成され
る高速ディジタル処理装置や、バイポーラゲートアレイ
集積回路により構成される他の各種のディジタル装置に
も通用できる０本発明は、少なくとも結線論理形態とさ
れる複数の論理ゲート回路を含む半導体集積回路装置に
広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、結線論理形態とされる複数の論理ゲート
回路を含む高速ディジタル処理装置等において、出力側
の論理ゲート回路の出力端子を結合する第１の共通結合
配線を一筆書き状に配置した後、その一端と回路の電源
電圧又は接地電位との間に終端抵抗を配置し、その他端
を入力側の論理ゲート回路の入力端子を結合した第２の
共通結合配線に結合することで、上記第１の共通結合配
線に存在する分布抵抗を入力側の論理ゲート回路から見
た実質的な終端抵抗に含めることができるため、結線論
理形態とされる論理ゲート回路及びその結合配線のレイ
アウトに関する制限を緩和することができ・乙、これに
より、結線論理形態とされる複数の論理ゲート回路を含
む高速ディジタル処理装置等のレイアウト自由度を拡大
し、そのレイアウト設計を効率化することができるもの
である。

【図面の簡単な説明】

第１図は、この発明が通用された高速ディジタル処理装
置の一実施例を示す配置図、 第２図は、第１図の高速ディジタル処理装置の一実施例
を示す部分的な回路図、 第３図は、この発明が適用された高速ディジタル処理装
置のもう一つの実施例を示す配置図、第４図は、従来の
高速ディジタル処理装置の一例を示す配置図である。 ＳＵＢ・・・半導体基板、Ｇｌｌ−０６８・・・ゲート
セル、Ｇ２５　（第３図）　・・・ダミーセル、Ｂ・・
・バッファセル、Ｐ・・・ポンディングパッド、ＲＥ・
・・終端抵抗（負荷抵抗）、ＣＬｌ、Ｃｌ３・・−共通
結合配線、ｎａｘｎｈ−・　・分岐ノード。 Ｔ１〜Ｔ５・・・ＮＰＮ型バイポーラトランジスタ、Ｒ
１・・・抵抗、Ｓｌ・・・定電流源。

Claims (1)

1. 【特許請求の範囲】 １、その出力端子が共通結合されることで結線論理形態
   とされる第１の論理ゲート回路群と、その入力端子が上
   記第１の論理ゲート回路群の共通結合された出力端子に
   結合される第２の論理ゲート回路群と、上記第１の論理
   ゲート回路群を構成する複数の論理ゲート回路の出力端
   子を結合すべく一筆書き状に配置される第１の共通結合
   配線と、上記第１の共通結合配線の一端と回路の電源電
   圧又は接地電位との間に設けられる終端抵抗と、上記第
   ２の論理ゲート回路群の入力端子を結合すべく配置され
   た後上記第１の共通結合配線の他端に結合される第２の
   共通結合配線とを具備することを特徴とする半導体集積
   回路装置。 ２、上記第１の論理ゲート回路群に含まれる複数の論理
   ゲート回路は、近接して配置されるものであり、上記第
   １の共通結合配線は、各論理ゲート回路の出力端子と対
   応する分岐ノードがそれぞれ近接するように配置される
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ３、上記半導体集積回路装置は、ＥＣＬ回路を基本構成
   とするゲートアレイ集積回路であり、その結合配線のレ
   イアウトは、コンピュータによって自動的に設計される
   ものであって、上記第１及び第２の共通結合配線は、そ
   の内部において共通結合される少なくとも２個の端子を
   持つダミーセルを介して結合されるものであることを特
   徴とする特許請求の範囲第１項又は第２項記載の半導体
   集積回路装置。