JPH0223630A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0223630A JPH0223630A JP63174108A JP17410888A JPH0223630A JP H0223630 A JPH0223630 A JP H0223630A JP 63174108 A JP63174108 A JP 63174108A JP 17410888 A JP17410888 A JP 17410888A JP H0223630 A JPH0223630 A JP H0223630A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に関し、特に素子分離の
形成方法に関する。
形成方法に関する。
［従来の技術１
従来ＣＭＯＳタイプの半導体装置を微細化し、信頼性を
高めるために、半導体基板表面に深溝を形成し絶縁物で
埋め込む、第４図のような、いわゆるウェル分離法が検
討されている。この際、素子分離はもちろん必要なわけ
で、同一基板上に２つの異なる分離を形成する技術も検
討されている。これらの技術として、例えば、特開昭５
９５５０５５、特開昭６０−２５２４７のような素子分
離法が検討されている。
高めるために、半導体基板表面に深溝を形成し絶縁物で
埋め込む、第４図のような、いわゆるウェル分離法が検
討されている。この際、素子分離はもちろん必要なわけ
で、同一基板上に２つの異なる分離を形成する技術も検
討されている。これらの技術として、例えば、特開昭５
９５５０５５、特開昭６０−２５２４７のような素子分
離法が検討されている。
［発明が解決しようとする課題］
しかし、上述した従来の技術のうち特開昭５９−５５０
５５は、最も一般的な手法の一つであるが、素子分離と
ウェル分離のキャップがＬＯＧＯ８であるため、ウェル
間の微細化、素子間の微細化が中途半端にしか実現でき
ないという欠点を有している。このため、品質的な問題
をあまり含んでいないが、実用化が遅れている。
５５は、最も一般的な手法の一つであるが、素子分離と
ウェル分離のキャップがＬＯＧＯ８であるため、ウェル
間の微細化、素子間の微細化が中途半端にしか実現でき
ないという欠点を有している。このため、品質的な問題
をあまり含んでいないが、実用化が遅れている。
また、上述した従来の技術のうち特開昭６０２５２４７
は、素子分離とウェル分離の両分離ともに溝堀り型であ
るため、ウェル間の微細化、素子間の微細化が実現でき
るが、パターンニングのアライメントの精度が０でなけ
れば、基板上にスリットが形成され、配線材の断線など
の欠点を有している。このため、サブミクロンの分離能
力を有しながらも品質的な問題を含んでいるため、実用
する事は不可能である。
は、素子分離とウェル分離の両分離ともに溝堀り型であ
るため、ウェル間の微細化、素子間の微細化が実現でき
るが、パターンニングのアライメントの精度が０でなけ
れば、基板上にスリットが形成され、配線材の断線など
の欠点を有している。このため、サブミクロンの分離能
力を有しながらも品質的な問題を含んでいるため、実用
する事は不可能である。
本発明は上述のような課題を解決するもので、その目的
とするところは、同一基板上に２つの異なる分離をスリ
ット状の断差などを発生させずに、微細化を実現する技
術を提供する事にある。
とするところは、同一基板上に２つの異なる分離をスリ
ット状の断差などを発生させずに、微細化を実現する技
術を提供する事にある。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、
（１）半導体基板上に、深溝と浅漬を有し、該２つの溝
を埋めてなる２種の素子分離を有する半導体装置の製造
方法において、 ａ）深溝を形成し、該深溝を半分以上埋めた後、浅漬を
形成する工程と、 ｂ）深溝の残溝部と、浅漬部を同時に埋め込む工程とを
具備する事を特徴とする。
を埋めてなる２種の素子分離を有する半導体装置の製造
方法において、 ａ）深溝を形成し、該深溝を半分以上埋めた後、浅漬を
形成する工程と、 ｂ）深溝の残溝部と、浅漬部を同時に埋め込む工程とを
具備する事を特徴とする。
［作 用］
深溝はエッチバックなどで埋める際−回で埋めることが
むずかしいため、二回に分けてエッヂバックすることで
、埋めこむ。この二回目のエッチバックを浅漬を埋める
工程で兼用することで、寸法変換差のほとんどないＣＭ
Ｏ３の二つの素子分離を形成できる。
むずかしいため、二回に分けてエッヂバックすることで
、埋めこむ。この二回目のエッチバックを浅漬を埋める
工程で兼用することで、寸法変換差のほとんどないＣＭ
Ｏ３の二つの素子分離を形成できる。
以下、本発明について実施例に基づき詳細に説明する。
第１図は本発明の第一の実施例をしめず要部の断面図で
あって、１は半導体基板、２はシリコン酸化膜、３は多
結晶シリコン、４はフォトレジスト、５はＣＶＤシリコ
ン酸化膜、６はＮ−不純物層、７はＰ−不純物層、８は
Ｎ＋不純物層、９はＰ９不純物層、１０は第一の配線、
１１は第二の配線である。
あって、１は半導体基板、２はシリコン酸化膜、３は多
結晶シリコン、４はフォトレジスト、５はＣＶＤシリコ
ン酸化膜、６はＮ−不純物層、７はＰ−不純物層、８は
Ｎ＋不純物層、９はＰ９不純物層、１０は第一の配線、
１１は第二の配線である。
第２図は本発明の第一の実施例をしめず要部の工程断面
図である。ここでは、素子分離形成に必要な工程につい
て説明する。従って、例えばＭＯＳ ＬＳＩを実現す
るためには、以下に必要な工程を付加する必要がある。
図である。ここでは、素子分離形成に必要な工程につい
て説明する。従って、例えばＭＯＳ ＬＳＩを実現す
るためには、以下に必要な工程を付加する必要がある。
まず、第２図（ａ）に示すように、例えばシリコン基板
（１）にフォトレジスト（４）をマスクにＲＩＥにより
例えば４μｍの深溝を形成する。
（１）にフォトレジスト（４）をマスクにＲＩＥにより
例えば４μｍの深溝を形成する。
また、シリコン基板のエツチングのマスクには、フォト
レジスト、の他に酸化膜を用いてもかまわない。
レジスト、の他に酸化膜を用いてもかまわない。
つぎに、第２図（ｂ）に示すように、前記深溝の形成さ
れたシリコン基板表面に気層成長法（以下ＣＶＤと呼ぶ
）によりＣＶＤシリコン酸化膜（５）を２０００人形成
し、ついでＣＶＤにより基板表面に、多結晶シリコン（
３）を７０００人形成する。
れたシリコン基板表面に気層成長法（以下ＣＶＤと呼ぶ
）によりＣＶＤシリコン酸化膜（５）を２０００人形成
し、ついでＣＶＤにより基板表面に、多結晶シリコン（
３）を７０００人形成する。
つぎに、第２図（Ｃ）に示すように、前記多結晶シリコ
ンをシリコン基板表面により約７０００人の深さまで例
えばプラズマエツチングによってエッチバックし、前記
シリコン酸化膜を、例えばフッ酸水溶液を用いたウェッ
トエツチングにて基板表面を露出させる。
ンをシリコン基板表面により約７０００人の深さまで例
えばプラズマエツチングによってエッチバックし、前記
シリコン酸化膜を、例えばフッ酸水溶液を用いたウェッ
トエツチングにて基板表面を露出させる。
つぎに、第２図（ｄ）に示すように、シリコン基板（１
）にフォトレジスト（４）をマスクにＲＩＥにより例え
ば０．８μｍの浅漬を形成する。
）にフォトレジスト（４）をマスクにＲＩＥにより例え
ば０．８μｍの浅漬を形成する。
もちろん、シリコン基板のエツチングのマスクには、フ
ォトレジストの他に酸化膜を用いてもかまわないし、こ
の工程の酸化膜は前記ＣＶＤ酸化膜をエツチングする前
に利用する事もできるので、その後に前記シリコン酸化
膜を、例えばフッ酸水溶液を用いたウェットエツチング
にて基板表面を露出させてもよい。
ォトレジストの他に酸化膜を用いてもかまわないし、こ
の工程の酸化膜は前記ＣＶＤ酸化膜をエツチングする前
に利用する事もできるので、その後に前記シリコン酸化
膜を、例えばフッ酸水溶液を用いたウェットエツチング
にて基板表面を露出させてもよい。
つぎに、第２図（ｅ）に示すように、前記深溝上部に残
された溝と浅漬の形成されたシリコン基板表面にＣＶＤ
酸化膜（５）を１００００人形成する。
された溝と浅漬の形成されたシリコン基板表面にＣＶＤ
酸化膜（５）を１００００人形成する。
つぎに、第２図（ｆ）に示すように、前記ＣＶＤ酸化膜
をシリコン基板表面まで例えばプラズマエツチングによ
ってエッチバックし、前記深溝上部に残された溝と浅漬
にＣＶＤ酸化膜を残す。
をシリコン基板表面まで例えばプラズマエツチングによ
ってエッチバックし、前記深溝上部に残された溝と浅漬
にＣＶＤ酸化膜を残す。
以上のようにして、深溝と浅漬の二つの素子分離が形成
された。また、この例においてウェルの形成に必要な不
純物の導入は、深溝を形成した後から、二回目のエッヂ
バックまでの間に行われる。なお、この後ＭＯ５ＬＳＩ
を形成するのであれば、引き続きゲート酸化膜形成以降
の工程が続けられる。
された。また、この例においてウェルの形成に必要な不
純物の導入は、深溝を形成した後から、二回目のエッヂ
バックまでの間に行われる。なお、この後ＭＯ５ＬＳＩ
を形成するのであれば、引き続きゲート酸化膜形成以降
の工程が続けられる。
第３図は本発明の第二の実施例をしめず要部の工程断面
図である。
図である。
第２図（ｄ）までに示されたように形成した後、第３図
（ａ）に示すように、深溝上部に残された溝と浅漬の形
成されたシリコン基板表面にシリコン酸化膜（２）を熱
酸化により形成し、ＣＶＤ窒化膜（１２）を１０００人
形成し、ついでＣＶＤにより基板表面に、多結晶シリコ
ン（３）を４０００人形成する。
（ａ）に示すように、深溝上部に残された溝と浅漬の形
成されたシリコン基板表面にシリコン酸化膜（２）を熱
酸化により形成し、ＣＶＤ窒化膜（１２）を１０００人
形成し、ついでＣＶＤにより基板表面に、多結晶シリコ
ン（３）を４０００人形成する。
つぎに、第３図（ｂ）に示すように、熱可塑性樹脂（１
３）を形成する。
３）を形成する。
つぎに、第３図（Ｃ）に示すように、熱可塑性樹脂をエ
ッチバックして段差の低い部分にのみ残し、この残った
樹脂をマスクに多結晶シリコンを例えば、プラズマエツ
チングによって、溝の中にのみ残す。
ッチバックして段差の低い部分にのみ残し、この残った
樹脂をマスクに多結晶シリコンを例えば、プラズマエツ
チングによって、溝の中にのみ残す。
つぎに、第３図（ｄ）に示すように、溝の中にのみ残っ
た多結晶シリコンを例えば１０００℃Ｗｅｔ雰囲気にて
熱酸化し、熱酸化膜に変え、表面に露出したＣＶＤ窒化
膜を除去する。
た多結晶シリコンを例えば１０００℃Ｗｅｔ雰囲気にて
熱酸化し、熱酸化膜に変え、表面に露出したＣＶＤ窒化
膜を除去する。
以上のようにして、深溝と浅溝の二つの素子分離が形成
された。また、この例においてはウェルの形成に必要な
不純物の導入は、深溝を形成した後から、ＣＶＤ窒化膜
の形成までの間に行われる。なお、この後ＭＯ３ＬＳＩ
を形成するのであれば、第一の実施例と同じく、引き続
きゲート酸化膜形成以降の工程が続けられる。
された。また、この例においてはウェルの形成に必要な
不純物の導入は、深溝を形成した後から、ＣＶＤ窒化膜
の形成までの間に行われる。なお、この後ＭＯ３ＬＳＩ
を形成するのであれば、第一の実施例と同じく、引き続
きゲート酸化膜形成以降の工程が続けられる。
実施例で紹介した製造方法はもちろんＣＭＯＳに限定さ
れるものではなく、ＣＭＯ３以外にバイポーラへの適用
も可能である。
れるものではなく、ＣＭＯ３以外にバイポーラへの適用
も可能である。
以上、基板表面にきわめて平坦な信頼性の高い素子及び
素子分離の特性を得ることができた。
素子分離の特性を得ることができた。
本発明の上記の構成によれば、基板表面のきわめて平坦
な素子分離を得ることができたため、従来の深溝をエッ
チバックで埋めるものが、２５６Ｋ Ｆｕｌｌ Ｃ
ＭＯ３で良品歩留が２％以下であったのに対し、平均８
０％もの高歩留を得られた。
な素子分離を得ることができたため、従来の深溝をエッ
チバックで埋めるものが、２５６Ｋ Ｆｕｌｌ Ｃ
ＭＯ３で良品歩留が２％以下であったのに対し、平均８
０％もの高歩留を得られた。
また、深溝とＬＯＧＯ３の組合わせによるものが、ウェ
ル間の距離が４μｍ以上であったのに対し、サブミクロ
ンの分離をも可能にした。
ル間の距離が４μｍ以上であったのに対し、サブミクロ
ンの分離をも可能にした。
以上、信頼性の高い素子及び素子分離の特性を得ること
ができた。
ができた。
第１図は、本発明の半導体装置の製造方法の一実施例を
示す要部の断面図。 第２図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法の一実施例を工程順に示す工程断面図。 第３図（ａ）〜（ｄ）は、本発明の半導体装置の製造方
法の一実施例を工程順に示す工程断面図。 第４図は、従来の半導体装置の製造方法の一実施例を示
す要部の断面図。 １ ・ ・ ２ ・ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ １０ ・ １１ ・ １２ ・ １３ ・ 半導体基板 シリコン酸化膜 多結晶シリコン フォトレジスト ＣＶＤシリコン酸化膜 Ｎ−不純物層 Ｐ“不純物層 Ｎ′″不純物層 Ｐ９不純物層 第一の配線 第二の配線 ＣＶＤ 窒化月莫 熱可塑性樹脂 以上 出願人 セイコーエプソン株式会社
示す要部の断面図。 第２図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法の一実施例を工程順に示す工程断面図。 第３図（ａ）〜（ｄ）は、本発明の半導体装置の製造方
法の一実施例を工程順に示す工程断面図。 第４図は、従来の半導体装置の製造方法の一実施例を示
す要部の断面図。 １ ・ ・ ２ ・ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ １０ ・ １１ ・ １２ ・ １３ ・ 半導体基板 シリコン酸化膜 多結晶シリコン フォトレジスト ＣＶＤシリコン酸化膜 Ｎ−不純物層 Ｐ“不純物層 Ｎ′″不純物層 Ｐ９不純物層 第一の配線 第二の配線 ＣＶＤ 窒化月莫 熱可塑性樹脂 以上 出願人 セイコーエプソン株式会社
Claims (1)
- （１）半導体基板上に、深溝と浅溝を有し、該２つの溝
を埋めてなる２種の素子分離を有する半導体装置の製造
方法において、 ａ）深溝を形成し、該深溝を半分以上埋めた後、浅溝を
形成する工程と、 ｂ）深溝の残溝部と、浅溝部を同時に埋め込む工程とを
具備する事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174108A JPH0223630A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174108A JPH0223630A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223630A true JPH0223630A (ja) | 1990-01-25 |
Family
ID=15972789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174108A Pending JPH0223630A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223630A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005279A (en) * | 1997-12-18 | 1999-12-21 | Advanced Micro Devices, Inc. | Trench edge spacer formation |
| US6479394B1 (en) * | 2000-05-03 | 2002-11-12 | Maxim Integrated Products, Inc. | Method of low-selective etching of dissimilar materials having interfaces at non-perpendicular angles to the etch propagation direction |
| JP2005142481A (ja) * | 2003-11-10 | 2005-06-02 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1988
- 1988-07-12 JP JP63174108A patent/JPH0223630A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005279A (en) * | 1997-12-18 | 1999-12-21 | Advanced Micro Devices, Inc. | Trench edge spacer formation |
| US6479394B1 (en) * | 2000-05-03 | 2002-11-12 | Maxim Integrated Products, Inc. | Method of low-selective etching of dissimilar materials having interfaces at non-perpendicular angles to the etch propagation direction |
| JP2005142481A (ja) * | 2003-11-10 | 2005-06-02 | Nec Electronics Corp | 半導体装置の製造方法 |
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