JPH02271632A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02271632A JPH02271632A JP1094126A JP9412689A JPH02271632A JP H02271632 A JPH02271632 A JP H02271632A JP 1094126 A JP1094126 A JP 1094126A JP 9412689 A JP9412689 A JP 9412689A JP H02271632 A JPH02271632 A JP H02271632A
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- Japan
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- wiring
- alloy
- semiconductor device
- heat treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体装置に関し、特に配線の構造に関する
ものである。
ものである。
［従来の技術］
従来の半導体装置は、第２図に示すようにへ２合金２０
３単層の配線構造となっている。
３単層の配線構造となっている。
［発明が解決しようとする課題］
しかし、前述の従来技術では、Ａｆｆ合金とじて通常使
用されるＡｌ２−Ｓｉ合金では、Ａｌ２中に含まれる過
剰なＳｉが、［極取り出し用の接続孔（コンタクトホー
ル）に析出し、コンタクト抵抗が高くなってしまう。通
常０．５〜２．０％のＳｉを含むＡ２合金を使用するが
、室温で約０． １５％、４５０℃で約０．５％程度の
Ｓｉがへ２中に溶は込み、残りは析出してしまう。
用されるＡｌ２−Ｓｉ合金では、Ａｌ２中に含まれる過
剰なＳｉが、［極取り出し用の接続孔（コンタクトホー
ル）に析出し、コンタクト抵抗が高くなってしまう。通
常０．５〜２．０％のＳｉを含むＡ２合金を使用するが
、室温で約０． １５％、４５０℃で約０．５％程度の
Ｓｉがへ２中に溶は込み、残りは析出してしまう。
大きなコンタクトホールの場合は、全面にＳｉが析出す
る事はないが、微細化が進んでくると全面にＳｉが析出
し、コンタクト抵抗の増大を引き起こす。この析出を防
止する為にＳｉの量を少なくする方法も考えられるが、
この場合、コンタクトホール部のＳｉがへ２中に溶は込
み、接合破壊を引き起こす恐れがある０以上の現象はＡ
ｌ２−Ｓｉ合金にＣｕ等の他の不純物を添加した場合に
も同様である。又、Ａ４２合金を所望の形状にバターニ
ングする場合のフォト工程でフォトレジストを露光する
場合、Ａｌ合金の反射率が高いため、第３図のような段
差部では、必要のない部分まで露光され、第４図（ａ）
のような形状となるべきものが第４図（ｂ）のような形
状となり、断線が生じる場合もあるという問題もあった
。
る事はないが、微細化が進んでくると全面にＳｉが析出
し、コンタクト抵抗の増大を引き起こす。この析出を防
止する為にＳｉの量を少なくする方法も考えられるが、
この場合、コンタクトホール部のＳｉがへ２中に溶は込
み、接合破壊を引き起こす恐れがある０以上の現象はＡ
ｌ２−Ｓｉ合金にＣｕ等の他の不純物を添加した場合に
も同様である。又、Ａ４２合金を所望の形状にバターニ
ングする場合のフォト工程でフォトレジストを露光する
場合、Ａｌ合金の反射率が高いため、第３図のような段
差部では、必要のない部分まで露光され、第４図（ａ）
のような形状となるべきものが第４図（ｂ）のような形
状となり、断線が生じる場合もあるという問題もあった
。
本発明は、このような問題点を解決するもので、その目
的とするところは、コンタクトホールでのＳｉと八βの
反応を防止する事により、Ｓｉの析出を無くし、コンタ
クト抵抗の増大を防止し、さらに所望の形状に忠実にパ
ターニングされた配線を持つ半導体装置を提供するとこ
ろにある。
的とするところは、コンタクトホールでのＳｉと八βの
反応を防止する事により、Ｓｉの析出を無くし、コンタ
クト抵抗の増大を防止し、さらに所望の形状に忠実にパ
ターニングされた配線を持つ半導体装置を提供するとこ
ろにある。
［課題を解決するための手段１
本発明の半導体装置は、配線層が、１０〜２゜ｎｍのＴ
ｉ、８０〜１５０ｎｍの第１のＴｉＮ、３００〜１１０
００ｎのＡｆ２合金、３０〜４０ｎｍの第２のＴｉＮの
４層構造であり、それより上の配線層との接続あるいは
、外部との接続を行なう領域のみ第２のＴｉＮが存在し
ない３層構造であることを特徴とする。
ｉ、８０〜１５０ｎｍの第１のＴｉＮ、３００〜１１０
００ｎのＡｆ２合金、３０〜４０ｎｍの第２のＴｉＮの
４層構造であり、それより上の配線層との接続あるいは
、外部との接続を行なう領域のみ第２のＴｉＮが存在し
ない３層構造であることを特徴とする。
以下、本発明の一実施例について、第１図に基づき詳細
に説明する。
に説明する。
まず（ａ）図の如く、トランジスタ等が形成されたシリ
コン基板ｌｏｔ上に第１の絶縁膜として、ＳｉＨ４と０
２やＮ、Ｏをプラズマや熱反応させた第１のシリコン酸
化膜１０２を０．２〜０．７μｍ程度気相成長させ、平
坦性を向上させるため、アルコール類にシラノール等を
溶かした塗布ガラスを、スピンコードし、８００℃程度
の熱処理を行なう、熱処理を行なった塗布ガラスは、第
１のシリコン酸化膜１０２とほぼ同等の膜質となる。さ
らに、下部の能動領域との接続をとるための電極取り出
し用の接続孔をフォトエツチングにより形成する。次に
（ｂ）図の如く、Ｔｉ１０３を１０〜２０ｎｍ、スパッ
クリング法で形成し、続けて第１のＴｉＮ１０４を８８
０−１５０ｎ、ＴｉＮターゲットを用いたスパッタリン
グ法又は、Ｔｉターゲットを用いたりアクティブスパッ
ク法で形成する。この２つの膜は、同一真空中で連続し
て形成することが望ましい。この時形成された。ＴｉＮ
は、欠陥が多く、完全には窒化していないＴｉを含んだ
膜となっているため（Ｃ）図の如＜Ｎａ雰囲気でランプ
ヒーターを用いた高速熱処理を７００〜８００℃で３０
秒行ない、ＴｉＮの膜質を向上させる。次いで（ｄ）図
の如＜Ａｌ２−０．３％Ｃｕ１０６を０．３〜１．０μ
ｍ程度スパックリング法で形成し続けて第２のＴｉＮ１
７０を３０〜４０ｎｍ第１のＴｉＮと同様に形成する。
コン基板ｌｏｔ上に第１の絶縁膜として、ＳｉＨ４と０
２やＮ、Ｏをプラズマや熱反応させた第１のシリコン酸
化膜１０２を０．２〜０．７μｍ程度気相成長させ、平
坦性を向上させるため、アルコール類にシラノール等を
溶かした塗布ガラスを、スピンコードし、８００℃程度
の熱処理を行なう、熱処理を行なった塗布ガラスは、第
１のシリコン酸化膜１０２とほぼ同等の膜質となる。さ
らに、下部の能動領域との接続をとるための電極取り出
し用の接続孔をフォトエツチングにより形成する。次に
（ｂ）図の如く、Ｔｉ１０３を１０〜２０ｎｍ、スパッ
クリング法で形成し、続けて第１のＴｉＮ１０４を８８
０−１５０ｎ、ＴｉＮターゲットを用いたスパッタリン
グ法又は、Ｔｉターゲットを用いたりアクティブスパッ
ク法で形成する。この２つの膜は、同一真空中で連続し
て形成することが望ましい。この時形成された。ＴｉＮ
は、欠陥が多く、完全には窒化していないＴｉを含んだ
膜となっているため（Ｃ）図の如＜Ｎａ雰囲気でランプ
ヒーターを用いた高速熱処理を７００〜８００℃で３０
秒行ない、ＴｉＮの膜質を向上させる。次いで（ｄ）図
の如＜Ａｌ２−０．３％Ｃｕ１０６を０．３〜１．０μ
ｍ程度スパックリング法で形成し続けて第２のＴｉＮ１
７０を３０〜４０ｎｍ第１のＴｉＮと同様に形成する。
この２つの膜も、同一真空中で連続して形成することが
望ましい０以上のように形成されたＴｉ１０３、第１の
ＴｉＮ１０４、ＡＲ−０，３％Ｃｕ１０６、第２のＴｉ
Ｎ１０７を配線として使用する。この時のＴｉ及び第１
のＴｉＮの膜厚、熱処理温度は、コンタクト抵抗、接合
破壊防止に大きな関わりを持つ、第５図（ａ）は、Ｔｉ
膜厚を変化させ第１のＴｉＮを１１００ｎ、熱処理温度
を７５０℃Ａｌ２−０．３％Ｃｕを０．５ｕｍとして配
線層を形成し、４５０℃２４時間の高温放置を行なった
後の接合破壊による不良率との関係を示し、（ｂ）は、
（ａ）と同様にＴｉを１０ｎｍとしＴｉＮを変化させた
時の接合破壊による不良率の関係を示す、Ｔｉ膜厚が３
０ｎｍ以上になると、接合破壊が起こり始める。又Ｔｉ
なしの場合は、Ｐｉ−３ｉとのコンタクト抵抗が約１０
倍となる為、Ｔｉの最適膜厚は１０〜２０ｎｍである。
望ましい０以上のように形成されたＴｉ１０３、第１の
ＴｉＮ１０４、ＡＲ−０，３％Ｃｕ１０６、第２のＴｉ
Ｎ１０７を配線として使用する。この時のＴｉ及び第１
のＴｉＮの膜厚、熱処理温度は、コンタクト抵抗、接合
破壊防止に大きな関わりを持つ、第５図（ａ）は、Ｔｉ
膜厚を変化させ第１のＴｉＮを１１００ｎ、熱処理温度
を７５０℃Ａｌ２−０．３％Ｃｕを０．５ｕｍとして配
線層を形成し、４５０℃２４時間の高温放置を行なった
後の接合破壊による不良率との関係を示し、（ｂ）は、
（ａ）と同様にＴｉを１０ｎｍとしＴｉＮを変化させた
時の接合破壊による不良率の関係を示す、Ｔｉ膜厚が３
０ｎｍ以上になると、接合破壊が起こり始める。又Ｔｉ
なしの場合は、Ｐｉ−３ｉとのコンタクト抵抗が約１０
倍となる為、Ｔｉの最適膜厚は１０〜２０ｎｍである。
ＴｉＮ膜厚が６０ｎｍ以下になると接合破壊が生じるこ
とからＴｉＮの最適膜厚は８０ｎｍ以上である。第６図
にＴｉを１０ｎｍ、第１のＴｉＮを１１００ｎ、Ａｌ２
−０゜３％Ｃｕを０．５ｕｍとし熱処理温度を変化させ
４５０℃２４時間の高温放置を行なった後の接合破壊に
よる不良率（（ａ）図）Ｎ±ＳｉおよびＰ±Ｓｉとのコ
ンタクト抵抗（（ｂ）図）を示す。
とからＴｉＮの最適膜厚は８０ｎｍ以上である。第６図
にＴｉを１０ｎｍ、第１のＴｉＮを１１００ｎ、Ａｌ２
−０゜３％Ｃｕを０．５ｕｍとし熱処理温度を変化させ
４５０℃２４時間の高温放置を行なった後の接合破壊に
よる不良率（（ａ）図）Ｎ±ＳｉおよびＰ±Ｓｉとのコ
ンタクト抵抗（（ｂ）図）を示す。
コンタクト径は１．０μｍφである。６５０℃以下の熱
処理では、ＴｉＮの膜質が不充分で接合破壊による不良
が発生する。８５０℃以上の熱処理では、Ｔｉ層が窒化
しＴｉなしの場合と同様にＰ′″Ｓｉとのコンタクト抵
抗が約１０倍となってしまう０以上の結果により熱処理
温度は、７００〜８００℃が最適である。Ｔｉ１０３、
第１のＴｉＮ１０４、／ｌ−０，３％Ｃｕ １０６．第
２のＴｉＮ１０７を所望の配線パターンを持つ第１のフ
ォトレジスト１０８をマスクとし、（ｅ）図の如＜、Ｂ
Ｃｌ２．、ＣＩ２．等をエツチングガスとして用いた、
ドライエツチングによりパターニングを行なう。この時
マスクとして使用する第１のフォトレジスト１０８を露
光によりパターニングする時１表面がＡｌ合金等の反射
率が高い膜で下に段差が存在する場合、第３図のように
へβ合金表面の光の反射により、（ａ）図のような露光
マスク３０７を使用しても（ｂ）図の如く露光マスク３
０７とは違ったパターンをもったフォトレジスト３０６
が形成されてしまう、しかし、ＴｉＮをＡ２合金の表面
に形成することにより、第４図（ｂ）のようなパターン
となっていたものが（ａ）図のように露光マスクに忠実
なパターンを得る事ができる。−射的に露光に使用され
る波長４３６ｎｍを使用し、ＴｉＮがない場合を１００
％とした場合の光反射強度とＴｉＮ膜厚の関係を第７図
に示す。ＴｉＮが５０ｎｍ以上では反射強度が徐々に増
していくため３３０−４０ｎが最適膜厚である０次に（
ｆ）図の如く、マスクとじて使用した第１のフォトレジ
スト１０８を除去し、０．２〜０．７μｍの第２のシリ
コン酸化膜１０９をＳ ｉ Ｈ４と０２やＮｅｏを使い
、プラズマや熱反応で形成する０次いで、（ｇ）図の如
く、上層の配線あるいは、外部との接続をとる為の接続
孔を形成する為、第２のフォトレジスト１１０をマスク
として第２のシリコン酸化膜１０９及び第２のＴｉＮ１
０７をエツチングにより除去し、（ｈ）図の如くマスク
として使用した第２のフォトレジスト１１０を除去する
。ここで接続孔の部分のＴｉＮを除去したが、ＴｉＮを
残すことも可能である。しかし、第８図の（ａ）図の如
＜ＴｉＮを残した場合、上の配線層として使用するＡｆ
ｆ−０，３％Ｃｕとの接解抵抗が、（ｂ）図のようにＴ
ｉＮを除去した時に比べ１０倍以上となってしまう。又
、外部との接続をとる場合、一般にＡｕとの接触となる
が、Ａｌ２−０．３％ＣｕとＡＵとの密着性に比べ、Ｔ
ｉＮとＡｕとの密着性は劣り、信頼性に欠けるものとな
ることから、接続孔の部分のＴｉＮは完全に除去する。
処理では、ＴｉＮの膜質が不充分で接合破壊による不良
が発生する。８５０℃以上の熱処理では、Ｔｉ層が窒化
しＴｉなしの場合と同様にＰ′″Ｓｉとのコンタクト抵
抗が約１０倍となってしまう０以上の結果により熱処理
温度は、７００〜８００℃が最適である。Ｔｉ１０３、
第１のＴｉＮ１０４、／ｌ−０，３％Ｃｕ １０６．第
２のＴｉＮ１０７を所望の配線パターンを持つ第１のフ
ォトレジスト１０８をマスクとし、（ｅ）図の如＜、Ｂ
Ｃｌ２．、ＣＩ２．等をエツチングガスとして用いた、
ドライエツチングによりパターニングを行なう。この時
マスクとして使用する第１のフォトレジスト１０８を露
光によりパターニングする時１表面がＡｌ合金等の反射
率が高い膜で下に段差が存在する場合、第３図のように
へβ合金表面の光の反射により、（ａ）図のような露光
マスク３０７を使用しても（ｂ）図の如く露光マスク３
０７とは違ったパターンをもったフォトレジスト３０６
が形成されてしまう、しかし、ＴｉＮをＡ２合金の表面
に形成することにより、第４図（ｂ）のようなパターン
となっていたものが（ａ）図のように露光マスクに忠実
なパターンを得る事ができる。−射的に露光に使用され
る波長４３６ｎｍを使用し、ＴｉＮがない場合を１００
％とした場合の光反射強度とＴｉＮ膜厚の関係を第７図
に示す。ＴｉＮが５０ｎｍ以上では反射強度が徐々に増
していくため３３０−４０ｎが最適膜厚である０次に（
ｆ）図の如く、マスクとじて使用した第１のフォトレジ
スト１０８を除去し、０．２〜０．７μｍの第２のシリ
コン酸化膜１０９をＳ ｉ Ｈ４と０２やＮｅｏを使い
、プラズマや熱反応で形成する０次いで、（ｇ）図の如
く、上層の配線あるいは、外部との接続をとる為の接続
孔を形成する為、第２のフォトレジスト１１０をマスク
として第２のシリコン酸化膜１０９及び第２のＴｉＮ１
０７をエツチングにより除去し、（ｈ）図の如くマスク
として使用した第２のフォトレジスト１１０を除去する
。ここで接続孔の部分のＴｉＮを除去したが、ＴｉＮを
残すことも可能である。しかし、第８図の（ａ）図の如
＜ＴｉＮを残した場合、上の配線層として使用するＡｆ
ｆ−０，３％Ｃｕとの接解抵抗が、（ｂ）図のようにＴ
ｉＮを除去した時に比べ１０倍以上となってしまう。又
、外部との接続をとる場合、一般にＡｕとの接触となる
が、Ａｌ２−０．３％ＣｕとＡＵとの密着性に比べ、Ｔ
ｉＮとＡｕとの密着性は劣り、信頼性に欠けるものとな
ることから、接続孔の部分のＴｉＮは完全に除去する。
ここでは絶縁膜として、シリコン酸化膜を使用したが、
他に、シリコン窒化膜、有機絶縁膜あるいは、それらの
積層膜が使用可能である。又、へε合金として、ＡＲ−
０，３％Ｃｕを使用したが、他の八２−Ｃｕが、ＳＬを
含む合金は、前述したように過剰なＳｉが配線中に析出
し、その部分の配線抵抗を上げてしまうという問題を生
じてしまう、Ｓｉを含む合金を使用する場合は、Ｓｉ濃
度を０，２％以下にすることが望ましい０本発明の方法
で形成した配線は、Ａ２合金単層の配線に比べ第９図に
示すようにエレクトロマイグレーション寿命は、５倍以
上となる。
他に、シリコン窒化膜、有機絶縁膜あるいは、それらの
積層膜が使用可能である。又、へε合金として、ＡＲ−
０，３％Ｃｕを使用したが、他の八２−Ｃｕが、ＳＬを
含む合金は、前述したように過剰なＳｉが配線中に析出
し、その部分の配線抵抗を上げてしまうという問題を生
じてしまう、Ｓｉを含む合金を使用する場合は、Ｓｉ濃
度を０，２％以下にすることが望ましい０本発明の方法
で形成した配線は、Ａ２合金単層の配線に比べ第９図に
示すようにエレクトロマイグレーション寿命は、５倍以
上となる。
［発明の効果１
本発明によれば、以下に示す効果を有する。
配線層をＴｉおよびＴｉＮを形成し、熱処理を行ない、
Ａｌ合金およびＴｉＮの形成を行なうという方法で形成
することにより、コンタクトホールでのＳｉとＡｆｆの
反応を防止し、低いコンタクト抵抗が得られ、さらに、
所望の形状に忠実にパターニングされた配線を得ること
ができる。
Ａｌ合金およびＴｉＮの形成を行なうという方法で形成
することにより、コンタクトホールでのＳｉとＡｆｆの
反応を防止し、低いコンタクト抵抗が得られ、さらに、
所望の形状に忠実にパターニングされた配線を得ること
ができる。
第１図（ａ）〜（ｈ）は、本発明の半導体装置の製造方
法の一実施例を工程順に示す断面図である。第２図は従
来の技術により製造した半導体装置の断面図である。第
３図（ａ）、（ｂ）は、従来技術による配線パターン形
式のフォト工程図を示し、（ａ）は露光中、（ｂ）は現
像後の断面図である。第４図（ａ）、（ｂ）は、配線パ
ターン形成後の平面図であり、（ａ）は１本発明の方法
によるもの、（ｂ）は従来の技術によるものである。第
５図（ａ）は、Ｔｉ膜厚と接合破壊による不良率の関係
を示すグラフ、第５図（ｂ）はＴｉＮ膜厚と接合破壊に
よる不良率の関係を示すグラフ、第６図（ａ）は熱処理
温度と接合破壊による不良率の関係を示すグラフ、第６
図（ｂ）は、熱処理温度とコンタクト抵抗の関係を示す
グラフ。 第７図は、Ａｌ合金上のＴｉＮ膜厚と光反射強度の関係
を示すグラフ、第８図（ａ）は、接続孔の部分にＴｉＮ
を残した時の断面図、第８図（ｂ）は、ＴｉＮを除去し
た場合の断面図である。第９図は、本発明の配線及び従
来技術の配線のエレクトロマイグレーションの試験結果
を示すグラフである。 １０１ 、２０ ｌ。 １０２、２０２． １０３ ・ ・ ・ ・ ・ １０４ ・ ・ ・ ・ ・ １０５ ・ ・ ・ ・ ・ １０６ ・ ・ ・ ・ ・ １０７ ・ ・ ・ ・ ・ １０８ ・ ・ ・ ・ ・ １０９、 ２０４． １１０ ・ ・ ・ ・ ・ ２０３、３０５ ・ ３０３、 ４０１． ３０１ 、８０１ ・・・シリコン基板 ３０２．８０２ ・・・第１のシリコン酸化膜 ・ ・ ・ Ｔｉ ・・・第１のＴｉＮ ・・・Ｎ２中での熱処理 ・・・ＡＪ２−０．３％Ｃｕ ・・・第２のＴｉＮ ・・・第１のフォトレジスト ３０４．８０５ ・・・第２のシリコン酸化膜 ・・・第２のフォトレジスト ・・・Ａｌ合金 ３０６ ・ ３０７ ・ ３０８ ・ ４０２． ４０３． ８０３ ・ ８０６ ・ ８０４ ・ ・多結晶シリコン ・フォトレジスト ・露光マスク ・光 ・シリコン酸化膜 ・配線 ・第１のＡ２合金 ・第２のＡｌ合金 ・ＴｉＮ −５（ε （（ トｔｏり 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）粟 １
図 １１１１ル （ｙＬＩｇＬ） 憶 ぢ 口 箋 図 愼 図 箪 第 図 覧 図 第 回
法の一実施例を工程順に示す断面図である。第２図は従
来の技術により製造した半導体装置の断面図である。第
３図（ａ）、（ｂ）は、従来技術による配線パターン形
式のフォト工程図を示し、（ａ）は露光中、（ｂ）は現
像後の断面図である。第４図（ａ）、（ｂ）は、配線パ
ターン形成後の平面図であり、（ａ）は１本発明の方法
によるもの、（ｂ）は従来の技術によるものである。第
５図（ａ）は、Ｔｉ膜厚と接合破壊による不良率の関係
を示すグラフ、第５図（ｂ）はＴｉＮ膜厚と接合破壊に
よる不良率の関係を示すグラフ、第６図（ａ）は熱処理
温度と接合破壊による不良率の関係を示すグラフ、第６
図（ｂ）は、熱処理温度とコンタクト抵抗の関係を示す
グラフ。 第７図は、Ａｌ合金上のＴｉＮ膜厚と光反射強度の関係
を示すグラフ、第８図（ａ）は、接続孔の部分にＴｉＮ
を残した時の断面図、第８図（ｂ）は、ＴｉＮを除去し
た場合の断面図である。第９図は、本発明の配線及び従
来技術の配線のエレクトロマイグレーションの試験結果
を示すグラフである。 １０１ 、２０ ｌ。 １０２、２０２． １０３ ・ ・ ・ ・ ・ １０４ ・ ・ ・ ・ ・ １０５ ・ ・ ・ ・ ・ １０６ ・ ・ ・ ・ ・ １０７ ・ ・ ・ ・ ・ １０８ ・ ・ ・ ・ ・ １０９、 ２０４． １１０ ・ ・ ・ ・ ・ ２０３、３０５ ・ ３０３、 ４０１． ３０１ 、８０１ ・・・シリコン基板 ３０２．８０２ ・・・第１のシリコン酸化膜 ・ ・ ・ Ｔｉ ・・・第１のＴｉＮ ・・・Ｎ２中での熱処理 ・・・ＡＪ２−０．３％Ｃｕ ・・・第２のＴｉＮ ・・・第１のフォトレジスト ３０４．８０５ ・・・第２のシリコン酸化膜 ・・・第２のフォトレジスト ・・・Ａｌ合金 ３０６ ・ ３０７ ・ ３０８ ・ ４０２． ４０３． ８０３ ・ ８０６ ・ ８０４ ・ ・多結晶シリコン ・フォトレジスト ・露光マスク ・光 ・シリコン酸化膜 ・配線 ・第１のＡ２合金 ・第２のＡｌ合金 ・ＴｉＮ −５（ε （（ トｔｏり 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）粟 １
図 １１１１ル （ｙＬＩｇＬ） 憶 ぢ 口 箋 図 愼 図 箪 第 図 覧 図 第 回
Claims (8)
- （１）配線層がＴｉ、第１のＴｉＮ、Ａｌ合金、第２の
ＴｉＮの４層構造であることを特徴とする半導体装置。 - （２）外部との接続を行なう領域のみ該第２のＴｉＮが
存在しない３層構造であることを特徴とする請求項１記
載の半導体装置。 - （３）該配線層より上の配線との接続をとる領域のみ該
第２のＴｉＮが存在しない３層構造であることを特徴と
する請求項１記載の半導体装置。 - （４）Ｔｉの膜厚が１０〜２０ｎｍであることを特徴と
する請求項１、２または３記載の半導体装置。 - （５）第１のＴｉＮの膜厚が、８０〜１５０ｎｍである
ことを特徴とする請求項１、２、３または４記載の半導
体装置。 - （６）第２のＴｉＮの膜厚が、３０〜４０ｎｍであるこ
とを特徴とする請求項１、２、３、４、または５記載の
半導体装置。 - （７）Ｔｉの一部が酸化物又はシリコン化合物であるこ
とを特徴とする請求項１、２、３、４、５または６記載
の半導体装置。 - （８）第２のＴｉＮが酸素又はシリコンを含むことを特
徴とする請求項１、２、３、４、５、６または７記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094126A JPH02271632A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094126A JPH02271632A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271632A true JPH02271632A (ja) | 1990-11-06 |
Family
ID=14101726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094126A Pending JPH02271632A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271632A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705429A (en) * | 1993-10-04 | 1998-01-06 | Yamaha Corporation | Method of manufacturing aluminum wiring at a substrate temperature from 100 to 150 degrees celsius |
| US6448612B1 (en) | 1992-12-09 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Pixel thin film transistor and a driver circuit for driving the pixel thin film transistor |
| KR100372653B1 (ko) * | 1995-11-20 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| JP2005019696A (ja) * | 2003-06-26 | 2005-01-20 | Seiko Epson Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-04-13 JP JP1094126A patent/JPH02271632A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448612B1 (en) | 1992-12-09 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Pixel thin film transistor and a driver circuit for driving the pixel thin film transistor |
| US6608353B2 (en) | 1992-12-09 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having pixel electrode connected to a laminate structure |
| US7045399B2 (en) | 1992-12-09 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7061016B2 (en) | 1992-12-09 | 2006-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7105898B2 (en) | 1992-12-09 | 2006-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7547916B2 (en) | 1992-12-09 | 2009-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7897972B2 (en) | 1992-12-09 | 2011-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US8294152B2 (en) | 1992-12-09 | 2012-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit including pixel electrode comprising conductive film |
| US5705429A (en) * | 1993-10-04 | 1998-01-06 | Yamaha Corporation | Method of manufacturing aluminum wiring at a substrate temperature from 100 to 150 degrees celsius |
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| JP2005019696A (ja) * | 2003-06-26 | 2005-01-20 | Seiko Epson Corp | 半導体装置およびその製造方法 |
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