JPH02271667A - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
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- JPH02271667A JPH02271667A JP1093992A JP9399289A JPH02271667A JP H02271667 A JPH02271667 A JP H02271667A JP 1093992 A JP1093992 A JP 1093992A JP 9399289 A JP9399289 A JP 9399289A JP H02271667 A JPH02271667 A JP H02271667A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、信号処理回路を内蔵した受光素子の光感度を
増加し、かつ応答速度を高速化する構造に関するもので
ある。
増加し、かつ応答速度を高速化する構造に関するもので
ある。
（従来の技術）
回路内蔵受光素子は、光センサ、ホトカプラ等に広く用
いられている。第５図は、従来の一般的な回路内蔵受光
素子の一例の構造を示す略断面図である。同図において
、−枚のＰ型半導体基板１の表面の左方に受光素子とし
てホトダイオードＡ、そして右方に信号処理回路素子と
してＮＰＮ トランジスタＢが形成されている。これは
以下のようにして作製される。まず、−枚のＰ型半導体
基板１の表面の各素子の予定領域にＮ型埋込拡散層２゜
２−１を設け、それらの上にＮ型エピタキシャル層４を
形成させる。次に各素子間を分離するためのＰ型分離拡
散層３，３・・・を形成し、さらにホトダイオードＡの
部分にはアノード用Ｐ型拡散層６、ＮＰＮ ）ランジス
タＢの部分にはベース用のＰ散拡散層６−１を形成する
。次に、ＮＰＮトランジスタＢの部分のＰ散拡散層６−
１の一部に工ばッタ用Ｎ型拡散層７が形成されている。
いられている。第５図は、従来の一般的な回路内蔵受光
素子の一例の構造を示す略断面図である。同図において
、−枚のＰ型半導体基板１の表面の左方に受光素子とし
てホトダイオードＡ、そして右方に信号処理回路素子と
してＮＰＮ トランジスタＢが形成されている。これは
以下のようにして作製される。まず、−枚のＰ型半導体
基板１の表面の各素子の予定領域にＮ型埋込拡散層２゜
２−１を設け、それらの上にＮ型エピタキシャル層４を
形成させる。次に各素子間を分離するためのＰ型分離拡
散層３，３・・・を形成し、さらにホトダイオードＡの
部分にはアノード用Ｐ型拡散層６、ＮＰＮ ）ランジス
タＢの部分にはベース用のＰ散拡散層６−１を形成する
。次に、ＮＰＮトランジスタＢの部分のＰ散拡散層６−
１の一部に工ばッタ用Ｎ型拡散層７が形成されている。
また、Ｎ型エピタキシャル層４の表面から、ホトダイオ
ードＡ部のＮ１Ｊｉ埋込拡散層２に達するカソード用Ｎ
型補償拡散層５、同じ（ＮＰＮ）ランラスタ８部のＮｍ
埋込拡散層２−１に達するコレクタ用Ｎ型補償拡散層５
−１が形成されている。従って、この構造では、ホトダ
イオードＡの部分もＮＰＮ トランジスタＢの部分も同
様に、同じ厚さ及び同じ比抵抗のＮ型エピタキシャル層
４の中に形成されている。
ードＡ部のＮ１Ｊｉ埋込拡散層２に達するカソード用Ｎ
型補償拡散層５、同じ（ＮＰＮ）ランラスタ８部のＮｍ
埋込拡散層２−１に達するコレクタ用Ｎ型補償拡散層５
−１が形成されている。従って、この構造では、ホトダ
イオードＡの部分もＮＰＮ トランジスタＢの部分も同
様に、同じ厚さ及び同じ比抵抗のＮ型エピタキシャル層
４の中に形成されている。
（発明が解決しようとする課題）
最近のデータ伝送の高速化、ＳｌＮｌＮ上向上等求から
、回路内蔵受光素子の光感度の向上、応答速度の高速化
等が望まれているが、そのためには、￥Ｊ５図のような
同じ厚さ、及び同じ比抵抗のＮ型エピタキシャル層中に
、受光素子と信号処理回路素子の双方を形成することは
、適切でない。
、回路内蔵受光素子の光感度の向上、応答速度の高速化
等が望まれているが、そのためには、￥Ｊ５図のような
同じ厚さ、及び同じ比抵抗のＮ型エピタキシャル層中に
、受光素子と信号処理回路素子の双方を形成することは
、適切でない。
受光素子の光感度を上げるには、ホトダイオードＡの部
分のＮ型エピタキシャル層４の厚さを、入力信号用とし
、て使用する光の波長に応じて、十分厚くする必要があ
る。しかし、Ｎ型エビタキ７ヤルＮ４を厚くし過ぎると
、この層の中に残存している空乏層化していない部分を
、発生した光キャリアが拡散により走行する時間が長く
なり、応答速度の高速化を妨げる。また、ＮＰＮ トラ
ンジスタＢの部分のＮ型エピタキシャル層４の厚さが厚
くなると、ＮＰＮトランジスタＢのコレクタ抵抗が増大
し、信号処理回路の応答速度高速化の障害となる。
分のＮ型エピタキシャル層４の厚さを、入力信号用とし
、て使用する光の波長に応じて、十分厚くする必要があ
る。しかし、Ｎ型エビタキ７ヤルＮ４を厚くし過ぎると
、この層の中に残存している空乏層化していない部分を
、発生した光キャリアが拡散により走行する時間が長く
なり、応答速度の高速化を妨げる。また、ＮＰＮ トラ
ンジスタＢの部分のＮ型エピタキシャル層４の厚さが厚
くなると、ＮＰＮトランジスタＢのコレクタ抵抗が増大
し、信号処理回路の応答速度高速化の障害となる。
一方、受光素子の応答速度高速化には、ホトダイオード
Ａの部分の接合容量の低減が有効であり、そのためには
、Ｎ型エピタキシャル層４の比抵抗を高くすることが必
要である。しかし、ＮＰＮ ）ランジスタＢの部分のＮ
型エピタキシャルＮ４の比抵抗が高くなると、ＮＰＮ）
ランジスタのコレクタ抵抗が増大し、信号処理回路の応
答速度高速化に対して反対の結果となる。
Ａの部分の接合容量の低減が有効であり、そのためには
、Ｎ型エピタキシャル層４の比抵抗を高くすることが必
要である。しかし、ＮＰＮ ）ランジスタＢの部分のＮ
型エピタキシャルＮ４の比抵抗が高くなると、ＮＰＮ）
ランジスタのコレクタ抵抗が増大し、信号処理回路の応
答速度高速化に対して反対の結果となる。
以上のことから、回路内蔵受光素子の高光感度化と応答
速度の高速化を両立させるためには、ホトダイオードＡ
の部分のＮ型エピタキシャル層４を高比抵抗でかつ厚く
、ＮＰＮ トランジスタＢの部分のＮ型エピタキシャル
層４を低比抵抗でかつ薄くすることが望ましい。しかし
ながら、従来のような構造では、前記の相反する条件を
満足させることは、困難であった。
速度の高速化を両立させるためには、ホトダイオードＡ
の部分のＮ型エピタキシャル層４を高比抵抗でかつ厚く
、ＮＰＮ トランジスタＢの部分のＮ型エピタキシャル
層４を低比抵抗でかつ薄くすることが望ましい。しかし
ながら、従来のような構造では、前記の相反する条件を
満足させることは、困難であった。
（ＨＭｔ解決するための手段）
本発明においては、前述の課題を解決するため、ホトダ
イオードの部分は、Ｐ型半導体基板に埋込んだＮ型埋込
拡散層の上にＮ型高比抵抗エピタキシャル層を厚く形成
し、その上にＮ型低比抵抗エピタキシャル層を薄く積層
し、このＮ型低比抵抗エピタキシャル層の表面の一部か
ら下部のＮ型高比抵抗エピタキシャル層に達するアノー
ド用Ｐ型拡散層を設け、ＮＰＮトランジスタの部分はＰ
型半導体基板に埋込んだＰ型埋込拡散層の上に形成され
た厚いＮ型窩比抵抗エピタキシャル層中ＫＰ型埋込拡散
層を拡散させ、さらにその上にＮ型埋込拡散層を介して
Ｎ型低比抵抗エピタキシャル層を薄く積層し、このＮ型
低比抵抗エピタキシャル層にベース及びエミッタ拡散層
を設けた。
イオードの部分は、Ｐ型半導体基板に埋込んだＮ型埋込
拡散層の上にＮ型高比抵抗エピタキシャル層を厚く形成
し、その上にＮ型低比抵抗エピタキシャル層を薄く積層
し、このＮ型低比抵抗エピタキシャル層の表面の一部か
ら下部のＮ型高比抵抗エピタキシャル層に達するアノー
ド用Ｐ型拡散層を設け、ＮＰＮトランジスタの部分はＰ
型半導体基板に埋込んだＰ型埋込拡散層の上に形成され
た厚いＮ型窩比抵抗エピタキシャル層中ＫＰ型埋込拡散
層を拡散させ、さらにその上にＮ型埋込拡散層を介して
Ｎ型低比抵抗エピタキシャル層を薄く積層し、このＮ型
低比抵抗エピタキシャル層にベース及びエミッタ拡散層
を設けた。
（作用）
前述のような構造とすることにより、ホトダイオード部
のＮ型エピタキシャル層は、実効的に下部の厚いＮ型高
比抵抗エピタキシャル層となり、ＮＰＮ）ランジスタ部
のエピタキシャル層は、実効的に上部の薄いＮ型低比抵
抗エピタキシャル層となるから、前述の相反する条件を
満足させることができる。
のＮ型エピタキシャル層は、実効的に下部の厚いＮ型高
比抵抗エピタキシャル層となり、ＮＰＮ）ランジスタ部
のエピタキシャル層は、実効的に上部の薄いＮ型低比抵
抗エピタキシャル層となるから、前述の相反する条件を
満足させることができる。
（実施例）
ｇ７ＩＪ１図は本発明の一実施例の構造を示す略断面図
であって、第２図乃至第４図は第１図の構造を得るまで
の各工程の略断面図である。
であって、第２図乃至第４図は第１図の構造を得るまで
の各工程の略断面図である。
まず、ｇｇ２図例示されるように、Ｐ型半導体基板１の
表面の受光素子としてのホトダイオードの予定領域には
第１のＮ型埋込拡散層２を、信号処理回路素子としての
ＮＰＮトランジスタ等の予定領域にはＰ型埋込拡散層８
を形成する。
表面の受光素子としてのホトダイオードの予定領域には
第１のＮ型埋込拡散層２を、信号処理回路素子としての
ＮＰＮトランジスタ等の予定領域にはＰ型埋込拡散層８
を形成する。
次に第３図に示されるように１全面に、例えば、１００
０の程度のＮ型高比抵抗エピタキシャル層９を厚く成長
させる。その後、ＮＰＮ）ランジスタの予定領域の表面
に第２のＮ型埋込拡散層１０を形成する。これらの工程
の期間中に、第１のＮ型埋込拡散層２およびＰ型埋逆拡
散層８はそれぞれ上下に拡散する。前記のＮ型高比抵抗
エピタキシャル層９は、真性半導体に近いという意味で
ｉと表記しである。
０の程度のＮ型高比抵抗エピタキシャル層９を厚く成長
させる。その後、ＮＰＮ）ランジスタの予定領域の表面
に第２のＮ型埋込拡散層１０を形成する。これらの工程
の期間中に、第１のＮ型埋込拡散層２およびＰ型埋逆拡
散層８はそれぞれ上下に拡散する。前記のＮ型高比抵抗
エピタキシャル層９は、真性半導体に近いという意味で
ｉと表記しである。
さらに、第４図に示されるように、全面て、例えば、１
０口程度のＮ型低比抵抗エピタキシャル層１１を成長さ
せる。次に、各素子の予定領域の境界に、Ｐ型分離拡散
層３，８・・・を形成する。このＰ型分離拡散層８，３
・・・の形成と同時に、ホトダイオード予定領域のＮ型
低比抵抗エピタキシャル層１１の表面から、Ｎ型高比抵
抗エピタキシャル層９の表面に達するアノード用Ｐ型拡
散層３−１を形成する。これらの工程中に、第１のＮ型
埋込拡散層２およびＰ型埋逆拡散層８、ならびに第２の
Ｎ型埋込拡散層１０は、それぞれ上下に拡散する。
０口程度のＮ型低比抵抗エピタキシャル層１１を成長さ
せる。次に、各素子の予定領域の境界に、Ｐ型分離拡散
層３，８・・・を形成する。このＰ型分離拡散層８，３
・・・の形成と同時に、ホトダイオード予定領域のＮ型
低比抵抗エピタキシャル層１１の表面から、Ｎ型高比抵
抗エピタキシャル層９の表面に達するアノード用Ｐ型拡
散層３−１を形成する。これらの工程中に、第１のＮ型
埋込拡散層２およびＰ型埋逆拡散層８、ならびに第２の
Ｎ型埋込拡散層１０は、それぞれ上下に拡散する。
この後、第１図に示されるような、ホトダイオードＡ部
の表面から第１のＮ型埋込拡散層２に達するカソード用
Ｎ型補償拡散層５、ＮＰＮ トランジスタ８部の表面か
ら第２のＮ型埋逆波散層ｌＯに達するコレクタ補償拡散
層１２を形成し、Ｎ型低比抵抗エピタキシャル層１１０
表面の一部にベース拡散層６−１１さらにその一部にエ
ミッタ拡散層７を形成する。これらの工程中の熱処理例
より、第１のＮ型埋込拡散層２．Ｐ型埋逆拡散層８゜第
２のＮ型埋逆波散層ｌＯは、それぞれ、さらに上下に拡
散し、Ｐ型分離拡散層８及びアノード用Ｐ型拡散層３−
１は下方に拡散し、最初のＮ型高比抵抗エピタキシャル
層９の部分に達する。ＮＰＮトランジスタＢの部分では
、Ｐ型分離拡散層３は、上方に拡散したＰ型埋逆拡散層
８に達する。従って、Ｐ型分離拡散層３とＰ型埋逆拡散
層８により、各素子間は分離される。このようにして、
第１図の構成の回路内蔵受光素子が得られる。
の表面から第１のＮ型埋込拡散層２に達するカソード用
Ｎ型補償拡散層５、ＮＰＮ トランジスタ８部の表面か
ら第２のＮ型埋逆波散層ｌＯに達するコレクタ補償拡散
層１２を形成し、Ｎ型低比抵抗エピタキシャル層１１０
表面の一部にベース拡散層６−１１さらにその一部にエ
ミッタ拡散層７を形成する。これらの工程中の熱処理例
より、第１のＮ型埋込拡散層２．Ｐ型埋逆拡散層８゜第
２のＮ型埋逆波散層ｌＯは、それぞれ、さらに上下に拡
散し、Ｐ型分離拡散層８及びアノード用Ｐ型拡散層３−
１は下方に拡散し、最初のＮ型高比抵抗エピタキシャル
層９の部分に達する。ＮＰＮトランジスタＢの部分では
、Ｐ型分離拡散層３は、上方に拡散したＰ型埋逆拡散層
８に達する。従って、Ｐ型分離拡散層３とＰ型埋逆拡散
層８により、各素子間は分離される。このようにして、
第１図の構成の回路内蔵受光素子が得られる。
第１図において、Ｐ型埋逆拡散層８は、ＮＰＮトランジ
スタＢの下方全域にわたって設けられているが、これを
Ｐ型分離拡散層３の直下のみに形成してもよい。この場
合Ｐ型分離拡散層８の直下以外の部分は、Ｎ型高比抵抗
エピタキシャル層９が残ることになるが、これはそのま
ま残してもよく、ま之はＮ型埋込拡散層によって補償す
ることもできる。
スタＢの下方全域にわたって設けられているが、これを
Ｐ型分離拡散層３の直下のみに形成してもよい。この場
合Ｐ型分離拡散層８の直下以外の部分は、Ｎ型高比抵抗
エピタキシャル層９が残ることになるが、これはそのま
ま残してもよく、ま之はＮ型埋込拡散層によって補償す
ることもできる。
また、ホトダイオードＡ部のカソード用のＮ型補償拡散
層５は、ＮＰＮ）ランジスタＢのコレクタ補償拡散層１
２と同時に拡散し、その下方に対応するＮ型高比抵抗エ
ピタキシャル層の９の一部に、予めＮ型埋込拡散層を設
けておき、両者を接続するようにすることもできる。
層５は、ＮＰＮ）ランジスタＢのコレクタ補償拡散層１
２と同時に拡散し、その下方に対応するＮ型高比抵抗エ
ピタキシャル層の９の一部に、予めＮ型埋込拡散層を設
けておき、両者を接続するようにすることもできる。
なお、Ｐ型分離拡散層８もこれと同様に、それに対応す
るＮ型高比抵抗エピタキシャル層９の一部に、予めＰ型
埋込拡散層を設けて、Ｎ型低比抵抗エピタキシャル／８
１１の上下から拡散して形成することもできる。
るＮ型高比抵抗エピタキシャル層９の一部に、予めＰ型
埋込拡散層を設けて、Ｎ型低比抵抗エピタキシャル／８
１１の上下から拡散して形成することもできる。
以上はＰ型半導体基板を用いる場合について述べたが、
Ｎ型の基板を用いて拡散層の構成を適当に変えた場合に
も応用できる。
Ｎ型の基板を用いて拡散層の構成を適当に変えた場合に
も応用できる。
（発明の効果）
本発明によれば、ホトダイオードへの部分は、７ノ一ド
用Ｐ型拡散層３−１の側面以外のＰＮ接合は、Ｎ型高比
抵抗エピタキシャル層９中に形成されるため、接合容量
は大幅に低減できる。また、高比抵抗Ｎ型エピタキシャ
ル層の厚さは、信号処理回路部に悪影響を与えることな
く厚くできるため、光感度を向上させることができる。
用Ｐ型拡散層３−１の側面以外のＰＮ接合は、Ｎ型高比
抵抗エピタキシャル層９中に形成されるため、接合容量
は大幅に低減できる。また、高比抵抗Ｎ型エピタキシャ
ル層の厚さは、信号処理回路部に悪影響を与えることな
く厚くできるため、光感度を向上させることができる。
また、高比抵抗Ｎ型エピタキシャル層の比抵抗及び厚さ
が、実際の使用状態のバイアス電圧において、その空乏
層が第１のＮ型埋込拡散層２までに到達するように設定
しておけば、発生した光キャリアが拡散により走行する
ことはなくなり、いわゆるｐ−１−ｎ型の構造となり、
光電変換効率のよい、応答速度の早いホトダイオードを
得ることができる。
が、実際の使用状態のバイアス電圧において、その空乏
層が第１のＮ型埋込拡散層２までに到達するように設定
しておけば、発生した光キャリアが拡散により走行する
ことはなくなり、いわゆるｐ−１−ｎ型の構造となり、
光電変換効率のよい、応答速度の早いホトダイオードを
得ることができる。
さらに、トランジスタ部は、実効的に低比抵抗で薄膜の
エピタキシャル層を有し、コレクタ抵抗の低い高速のト
ランジスタを形成できる。
エピタキシャル層を有し、コレクタ抵抗の低い高速のト
ランジスタを形成できる。
このようなホトダイオードとトランジスタとを同一基板
に形成することにより、光感度、応答速度ともにすぐれ
た回路内蔵受光素子を得ることができる。
に形成することにより、光感度、応答速度ともにすぐれ
た回路内蔵受光素子を得ることができる。
第１図は本発明の一実施例の構造を示す略断面図、第２
図、第８図および第４図は第１図の構造を得るまでの各
工程の略断面図、第５図は従来の構造の一例の略断面図
である。 １・・・Ｐ型半導体基板、２・・・Ｎ型埋込拡散層、８
・・・Ｐ型分離拡散層、５・・・Ｎ型補償拡散層、６・
・・アノード用Ｐ型拡散層、６−１・・・ベース拡散層
、７・・・エミッタ拡散層、８・・・Ｐ型埋込拡散層、
９・・・Ｎ型開比抵抗エピタキシャル層、１１・・・Ｎ
型低比抵抗エピタキシャル層、１２・・・コレクタ補償
拡散層。 二二・二フ；エビ、ノ
図、第８図および第４図は第１図の構造を得るまでの各
工程の略断面図、第５図は従来の構造の一例の略断面図
である。 １・・・Ｐ型半導体基板、２・・・Ｎ型埋込拡散層、８
・・・Ｐ型分離拡散層、５・・・Ｎ型補償拡散層、６・
・・アノード用Ｐ型拡散層、６−１・・・ベース拡散層
、７・・・エミッタ拡散層、８・・・Ｐ型埋込拡散層、
９・・・Ｎ型開比抵抗エピタキシャル層、１１・・・Ｎ
型低比抵抗エピタキシャル層、１２・・・コレクタ補償
拡散層。 二二・二フ；エビ、ノ
Claims (1)
- １、第１もしくは第２の導電型の基板の上に形成された
第２の導電型の厚い高比抵抗エピタキシャル層とその上
に積層された第２の導電型の薄い低比抵抗エピタキシャ
ル層とよりなり、前記の第２の導電型の薄い低比抵抗エ
ピタキシャル層を貫いて第２の導電型の厚い高比抵抗エ
ピタキシャル層に達するアノードと第２の導電型の厚い
高比抵抗エピタキシャル層を含む受光素子を構成し、前
記の第２の導電型の薄い低比抵抗エピタキシャル層に設
けたベース拡散層、エミッタ拡散層、コレクタ拡散層を
含む信号処理回路素子を構成し、両素子を第１の導電型
の分離拡散層で分離したことを特徴とする回路内蔵受光
素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093992A JPH088345B2 (ja) | 1989-04-13 | 1989-04-13 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093992A JPH088345B2 (ja) | 1989-04-13 | 1989-04-13 | 回路内蔵受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271667A true JPH02271667A (ja) | 1990-11-06 |
| JPH088345B2 JPH088345B2 (ja) | 1996-01-29 |
Family
ID=14097899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093992A Expired - Fee Related JPH088345B2 (ja) | 1989-04-13 | 1989-04-13 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088345B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049118A (en) * | 1996-07-19 | 2000-04-11 | Nec Corporation | Circuit built-in light-receiving element |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131570A (ja) * | 1985-12-03 | 1987-06-13 | Sharp Corp | 半導体受光装置 |
-
1989
- 1989-04-13 JP JP1093992A patent/JPH088345B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131570A (ja) * | 1985-12-03 | 1987-06-13 | Sharp Corp | 半導体受光装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049118A (en) * | 1996-07-19 | 2000-04-11 | Nec Corporation | Circuit built-in light-receiving element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088345B2 (ja) | 1996-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |