JPH06291352A - 受光素子および回路内蔵受光素子 - Google Patents
受光素子および回路内蔵受光素子Info
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- JPH06291352A JPH06291352A JP7692293A JP7692293A JPH06291352A JP H06291352 A JPH06291352 A JP H06291352A JP 7692293 A JP7692293 A JP 7692293A JP 7692293 A JP7692293 A JP 7692293A JP H06291352 A JPH06291352 A JP H06291352A
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Abstract
(57)【要約】
【目的】 回路内蔵受光素子のダイオードの応答速度を
高速化し周波特性がフラットがでかつ広帯域化する。 【構成】 回路内蔵受光素子のフォトダイオード部Ａに
おいて、Ｎ型半導体基板１とＮ型高比抵抗エピタキシャ
ル層３との間にＮ型拡散層２を埋込む。
高速化し周波特性がフラットがでかつ広帯域化する。 【構成】 回路内蔵受光素子のフォトダイオード部Ａに
おいて、Ｎ型半導体基板１とＮ型高比抵抗エピタキシャ
ル層３との間にＮ型拡散層２を埋込む。
Description
【０００１】
【産業上の利用分野】本発明は、受光素子特に信号処理
回路を内蔵した受光素子の応答速度を高速化する構造に
関するものである。
回路を内蔵した受光素子の応答速度を高速化する構造に
関するものである。
【０００２】
【従来の技術】回路内蔵受光素子は、光センサ，フォト
カプラ等に広く用いられている。
カプラ等に広く用いられている。
【０００３】図９は、従来の一般的な回路内蔵受光素子
の一例の構造を示す略断面図であり、特開平１−３０２
８５４で提案されている構造である。
の一例の構造を示す略断面図であり、特開平１−３０２
８５４で提案されている構造である。
【０００４】図中Ａに示す部分には、ＰＩＮフォトダイ
オードが構成されており、図中Ｂに示す部分には、信号
処理回路の一例としてＮＰＮトランジスタが構成されて
いる。この構造は以下に示す方法で製造される。
オードが構成されており、図中Ｂに示す部分には、信号
処理回路の一例としてＮＰＮトランジスタが構成されて
いる。この構造は以下に示す方法で製造される。
【０００５】まず、第１の導電型たとえばＮ型半導体基
板１の表面にＮ型高比抵抗エピタキシャル層３が成長さ
れる。次いで、イオン注入または熱拡散法により、Ｎ型
高比抵抗エピタキシャル層３上の信号処理回路形成領域
に、高濃度の第２の導電型たとえばＰ型不純物を含む素
子分離用の底面層５を形成する。次いで、この素子分離
用の底面層５の内側の一部に、Ｎ型埋込拡散層６を形成
し、素子分離用の底面層５の端部に対応する領域にＰ型
埋込素子分離用拡散層７−１を形成する。
板１の表面にＮ型高比抵抗エピタキシャル層３が成長さ
れる。次いで、イオン注入または熱拡散法により、Ｎ型
高比抵抗エピタキシャル層３上の信号処理回路形成領域
に、高濃度の第２の導電型たとえばＰ型不純物を含む素
子分離用の底面層５を形成する。次いで、この素子分離
用の底面層５の内側の一部に、Ｎ型埋込拡散層６を形成
し、素子分離用の底面層５の端部に対応する領域にＰ型
埋込素子分離用拡散層７−１を形成する。
【０００６】その後、エピタキシャル成長法により、Ｎ
型高比抵抗エピタキシャル層３上にＮ型高比抵抗エピタ
キシャル層１２を積層し、Ｐ型埋込素子分離用拡散層７
−１に対応する部分に、Ｎ型高比抵抗エピタキシャル層
１２の表面よりＰ型素子分離用拡散層８−１を形成す
る。
型高比抵抗エピタキシャル層３上にＮ型高比抵抗エピタ
キシャル層１２を積層し、Ｐ型埋込素子分離用拡散層７
−１に対応する部分に、Ｎ型高比抵抗エピタキシャル層
１２の表面よりＰ型素子分離用拡散層８−１を形成す
る。
【０００７】ここで、このＮ型高比抵抗エピタキシャル
層１２は高比抵抗であることから、信号処理回路部分を
このままにしておくと、ＮＰＮトランジスタのＶCE（飽
和時）の増大，周波数特性の低下等の悪影響を引起こす
ことから、信号処理回路部分のＮ型高比抵抗エピタキシ
ャル層１２の不純物濃度を信号処理回路に適した濃度に
すべく、信号処理回路部分にはイオン注入または熱拡散
法によりＮ型高比抵抗エピタキシャル層１２の表面から
Ｎ型拡散を行なう。
層１２は高比抵抗であることから、信号処理回路部分を
このままにしておくと、ＮＰＮトランジスタのＶCE（飽
和時）の増大，周波数特性の低下等の悪影響を引起こす
ことから、信号処理回路部分のＮ型高比抵抗エピタキシ
ャル層１２の不純物濃度を信号処理回路に適した濃度に
すべく、信号処理回路部分にはイオン注入または熱拡散
法によりＮ型高比抵抗エピタキシャル層１２の表面から
Ｎ型拡散を行なう。
【０００８】次に、図中Ａに示す部分のＮ型エピタキシ
ャル層１２の表面よりフォトダイオードのアノードとな
るＰ型拡散層８を形成し、図中Ｂに示す部分には、コレ
クタ用のＮ型拡散層９，ベースとなるＰ型拡散層１０，
エミッタとなるＮ型拡散層１１を順次形成すると、図９
に示す構造が完成する。
ャル層１２の表面よりフォトダイオードのアノードとな
るＰ型拡散層８を形成し、図中Ｂに示す部分には、コレ
クタ用のＮ型拡散層９，ベースとなるＰ型拡散層１０，
エミッタとなるＮ型拡散層１１を順次形成すると、図９
に示す構造が完成する。
【０００９】
【発明が解決しようとする課題】しかしながら、前述の
ような従来の回路内蔵受光素子には以下のような問題点
があった。
ような従来の回路内蔵受光素子には以下のような問題点
があった。
【００１０】通常、図９に示すようなフォトダイオード
の構造を高速動作させることを目的に最適化する場合、
アノードとなるＰ型拡散層８の下端と、Ｎ型半導体基板
１の間に存在するＮ型高比抵抗エピタキシャル層３およ
び１２の厚みは、フォトダイオードに印加される逆バイ
アス条件とＮ型高比抵抗エピタキシャル３および１２の
不純物濃度より決定される。これは、フォトダイオード
に印加される逆バイアスで高比抵抗部分を完全に空乏層
化してしまうためである。仮に、Ｎ型高比抵抗エピタキ
シャル層が厚く、高比抵抗部分が完全に空乏層化しなか
った場合、高比抵抗部分がフォトダイオードの直列抵抗
を増大させてしまい、フォトダイオードの応答性を低下
させてしまう。さらに、空乏層化しなかった高比抵抗部
分で発生したキャリアが、拡散により空乏層端まで移動
するため、フォトダイオードの応答性を低下させる。逆
に、高比抵抗エピタキシャル層が薄いと、空乏層の広が
りが不十分になるため、フォトダイオードの接合容量が
大きくなり、フォトダイオードの応答性を低下させるた
めである。
の構造を高速動作させることを目的に最適化する場合、
アノードとなるＰ型拡散層８の下端と、Ｎ型半導体基板
１の間に存在するＮ型高比抵抗エピタキシャル層３およ
び１２の厚みは、フォトダイオードに印加される逆バイ
アス条件とＮ型高比抵抗エピタキシャル３および１２の
不純物濃度より決定される。これは、フォトダイオード
に印加される逆バイアスで高比抵抗部分を完全に空乏層
化してしまうためである。仮に、Ｎ型高比抵抗エピタキ
シャル層が厚く、高比抵抗部分が完全に空乏層化しなか
った場合、高比抵抗部分がフォトダイオードの直列抵抗
を増大させてしまい、フォトダイオードの応答性を低下
させてしまう。さらに、空乏層化しなかった高比抵抗部
分で発生したキャリアが、拡散により空乏層端まで移動
するため、フォトダイオードの応答性を低下させる。逆
に、高比抵抗エピタキシャル層が薄いと、空乏層の広が
りが不十分になるため、フォトダイオードの接合容量が
大きくなり、フォトダイオードの応答性を低下させるた
めである。
【００１１】たとえば、フォトダイオードに印加される
逆バイアスが３ＶでＮ型高比抵抗エピタキシャル層の比
抵抗が１００Ωｃｍとした場合、空乏層の広がる幅はお
よそ１０μｍであるため、アノードとなるＰ型拡散層８
の拡散深さが１μｍで、熱処理によるＮ型半導体基板１
からの不純物のはい上がりが７μｍとすると、ｎ型高比
抵抗エピタキシャル層３とＮ型高比抵抗エピタキシャル
層１２のトータルの厚みは、１８μｍ程度とすればよい
ことがわかる。
逆バイアスが３ＶでＮ型高比抵抗エピタキシャル層の比
抵抗が１００Ωｃｍとした場合、空乏層の広がる幅はお
よそ１０μｍであるため、アノードとなるＰ型拡散層８
の拡散深さが１μｍで、熱処理によるＮ型半導体基板１
からの不純物のはい上がりが７μｍとすると、ｎ型高比
抵抗エピタキシャル層３とＮ型高比抵抗エピタキシャル
層１２のトータルの厚みは、１８μｍ程度とすればよい
ことがわかる。
【００１２】しかし、このような構造のフォトダイオー
ドに、たとえば、８３０ｎｍの波長のレーザ光を変調し
た光を入射したときのフォトダイオードの周波数特性
は、図１０ののような特性になってしまう。８３０ｎ
ｍのレーザ光は、Ｎ型高比抵抗エピタキシャル層１２の
表面から１８μｍで、およそ８０％は吸収され、空乏層
内で電子−正孔対を発生させるが、残り２０％はＮ型半
導体基板１に到達し、ここで電子−正孔対を発生させ
る。熱処理によりＮ型半導体基板１から不純物がはい上
がっている部分で発生した光キャリアは、この濃度勾配
による内部電界で、速やかに移動し空乏層端に到達す
る。しかし、Ｎ型半導体基板１内で発生した光キャリア
は、Ｎ型半導体基板１が高不純物濃度のためライフタイ
ムが短く、発生した光キャリアの大部分は消滅するが、
消滅しなかった光キャリアは、拡散で空乏層端に到達
し、光電流に寄与するため、図１０のに示すような低
周波帯域からの出力の低下を引起こしてしまう。フォト
ダイオードの周波数特性がこのようになった場合、フォ
トダイオードの出力を信号処理回路に入力すると、ジッ
タ等の問題が生じてしまう。なお、図１０はの理想値
の特性である。
ドに、たとえば、８３０ｎｍの波長のレーザ光を変調し
た光を入射したときのフォトダイオードの周波数特性
は、図１０ののような特性になってしまう。８３０ｎ
ｍのレーザ光は、Ｎ型高比抵抗エピタキシャル層１２の
表面から１８μｍで、およそ８０％は吸収され、空乏層
内で電子−正孔対を発生させるが、残り２０％はＮ型半
導体基板１に到達し、ここで電子−正孔対を発生させ
る。熱処理によりＮ型半導体基板１から不純物がはい上
がっている部分で発生した光キャリアは、この濃度勾配
による内部電界で、速やかに移動し空乏層端に到達す
る。しかし、Ｎ型半導体基板１内で発生した光キャリア
は、Ｎ型半導体基板１が高不純物濃度のためライフタイ
ムが短く、発生した光キャリアの大部分は消滅するが、
消滅しなかった光キャリアは、拡散で空乏層端に到達
し、光電流に寄与するため、図１０のに示すような低
周波帯域からの出力の低下を引起こしてしまう。フォト
ダイオードの周波数特性がこのようになった場合、フォ
トダイオードの出力を信号処理回路に入力すると、ジッ
タ等の問題が生じてしまう。なお、図１０はの理想値
の特性である。
【００１３】このような低周波帯域からの出力の低下を
防止するためには、空乏層内または熱処理によりＮ型半
導体基板１から不純物がはい上がっている部分内で、す
べての光キャリアを発生させればよい。このためにはＮ
型高比抵抗エピタキシャル層を厚くしてＮ型半導体基板
１に光が侵入しないようにすればよいが、たとえば、８
３０ｎｍの波長のレーザ光であれば、９９％の光をＮ型
高比抵抗エピタキシャル層内で吸収しようとすると、エ
ピタキシャル層の厚さが約５４μｍ必要となる。このと
き、応答速度が低下しないよう、フォトダイオードにか
かる逆バイアスで高抵抗部分を完全に空乏層化してしま
うためには、Ｎ型高比抵抗エピタキシャル層を高抵抗か
またはフォトダイオードにかかる逆バイアス大きくすれ
ばよい。
防止するためには、空乏層内または熱処理によりＮ型半
導体基板１から不純物がはい上がっている部分内で、す
べての光キャリアを発生させればよい。このためにはＮ
型高比抵抗エピタキシャル層を厚くしてＮ型半導体基板
１に光が侵入しないようにすればよいが、たとえば、８
３０ｎｍの波長のレーザ光であれば、９９％の光をＮ型
高比抵抗エピタキシャル層内で吸収しようとすると、エ
ピタキシャル層の厚さが約５４μｍ必要となる。このと
き、応答速度が低下しないよう、フォトダイオードにか
かる逆バイアスで高抵抗部分を完全に空乏層化してしま
うためには、Ｎ型高比抵抗エピタキシャル層を高抵抗か
またはフォトダイオードにかかる逆バイアス大きくすれ
ばよい。
【００１４】しかしながら、エピタキシャル層の比抵抗
を制御しながら精度よく成長できるのは２００Ωｃｍ以
下であり、この場合、フォトダイオードには５０Ｖ以上
印加する必要があるが、このようなデバイスを組込んだ
製品は通常１０Ｖ以下で使用されるため、高抵抗部分を
完全に空乏層化してしまうのは不可能である。
を制御しながら精度よく成長できるのは２００Ωｃｍ以
下であり、この場合、フォトダイオードには５０Ｖ以上
印加する必要があるが、このようなデバイスを組込んだ
製品は通常１０Ｖ以下で使用されるため、高抵抗部分を
完全に空乏層化してしまうのは不可能である。
【００１５】本発明の目的は、このような周波数特性に
おける低周波帯域からの出力の低下を防止した周波数特
性がフラットで、かつ、広帯域のフォトダイオードを持
つ回路内蔵受光素子を提供することにある。
おける低周波帯域からの出力の低下を防止した周波数特
性がフラットで、かつ、広帯域のフォトダイオードを持
つ回路内蔵受光素子を提供することにある。
【００１６】
【課題を解決するための手段】本発明においては、半導
体基板上に少なくともその受光素子形成予定領域に半導
体基板よりも高不純物濃度のＮ型拡散層を埋込んで形成
し、この上にＮ型高比抵抗エピタキシャル層とＮ型の適
宜の比抵抗のエピタキシャル層を積層して成長させ、受
光素子はＮ型のエピタキシャル層の表面に形成されたＰ
型拡散層によるアノードとＮ型高比抵抗エピタキシャル
層を含む部分によって形成した。また、受光素子と信号
処理回路素子は、Ｎ型高比抵抗エピタキシャル層表面の
信号処理回路素子予定領域に埋込まれたＰ型拡散層と、
Ｎ型高比抵抗または低比抵抗のエピタキシャル層の表面
より拡散されたＰ型拡散層により分離した。
体基板上に少なくともその受光素子形成予定領域に半導
体基板よりも高不純物濃度のＮ型拡散層を埋込んで形成
し、この上にＮ型高比抵抗エピタキシャル層とＮ型の適
宜の比抵抗のエピタキシャル層を積層して成長させ、受
光素子はＮ型のエピタキシャル層の表面に形成されたＰ
型拡散層によるアノードとＮ型高比抵抗エピタキシャル
層を含む部分によって形成した。また、受光素子と信号
処理回路素子は、Ｎ型高比抵抗エピタキシャル層表面の
信号処理回路素子予定領域に埋込まれたＰ型拡散層と、
Ｎ型高比抵抗または低比抵抗のエピタキシャル層の表面
より拡散されたＰ型拡散層により分離した。
【００１７】
【作用】本発明によれば、Ｎ型半導体基板内で発生した
電子−正孔対が光電流に寄与しないため、周波数特性が
フラットで、かつ、高速動作が可能な回路内蔵受光素子
を得ることができる。
電子−正孔対が光電流に寄与しないため、周波数特性が
フラットで、かつ、高速動作が可能な回路内蔵受光素子
を得ることができる。
【００１８】
【実施例】図１は、本発明の一実施例である回路内蔵受
光素子の略断面図である。図２〜図４は、図１の構造を
得るための各工程の略断面図である。なお、これらの図
面において、従来例と同一要素には同一符号を付し重複
する説明は省略する。
光素子の略断面図である。図２〜図４は、図１の構造を
得るための各工程の略断面図である。なお、これらの図
面において、従来例と同一要素には同一符号を付し重複
する説明は省略する。
【００１９】便宜上、図１の構造を得るための図２〜図
４の各工程の略断面図について説明する。
４の各工程の略断面図について説明する。
【００２０】まず、図２に示されるように、高不純物濃
度の第１の導電型たとえばＮ型半導体基板１の表面の受
光素子としてのフォトダイオード予定領域に、前記Ｎ型
半導体基板１より高不純物濃度のＮ型拡散層２を形成す
る。次に、図に示されるように、全面にわたり高比抵抗
エピタキシャル層３を成長させる。この導電型は真性半
導体に近いのが望ましく、図ではｉと表示してある。こ
の厚さは応答速度を最優先で設計される場合、フォトダ
イオードに印加される逆バイアスと高比抵抗エピタキシ
ャル層３の比抵抗を考慮して決定される。この高比抵抗
エピタキシャル層３は、すべて空乏層化した方が高速動
作が可能となる。その一例として、エピタキシャル層比
抵抗が１００Ωｃｍで逆バイアスが３Ｖであれば、従来
例と同様エピタキシャル層の厚さは１８μｍ程度であ
る。
度の第１の導電型たとえばＮ型半導体基板１の表面の受
光素子としてのフォトダイオード予定領域に、前記Ｎ型
半導体基板１より高不純物濃度のＮ型拡散層２を形成す
る。次に、図に示されるように、全面にわたり高比抵抗
エピタキシャル層３を成長させる。この導電型は真性半
導体に近いのが望ましく、図ではｉと表示してある。こ
の厚さは応答速度を最優先で設計される場合、フォトダ
イオードに印加される逆バイアスと高比抵抗エピタキシ
ャル層３の比抵抗を考慮して決定される。この高比抵抗
エピタキシャル層３は、すべて空乏層化した方が高速動
作が可能となる。その一例として、エピタキシャル層比
抵抗が１００Ωｃｍで逆バイアスが３Ｖであれば、従来
例と同様エピタキシャル層の厚さは１８μｍ程度であ
る。
【００２１】その後図３に示されるように高比抵抗エピ
タキシャル層３の表面からイオン注入または熱拡散法に
より、高比抵抗エピタキシャル層３上の信号処理回路形
成予定領域に、Ｐ型素子分離用の底面層５を形成する。
次いで、この素子分離用の底面層５の内側の一部に、信
号処理回路素子の寄生動作の低減とＮＰＮトランジスタ
のコレクタ直列抵抗の低減のため、Ｎ型埋込拡散層６を
形成する。
タキシャル層３の表面からイオン注入または熱拡散法に
より、高比抵抗エピタキシャル層３上の信号処理回路形
成予定領域に、Ｐ型素子分離用の底面層５を形成する。
次いで、この素子分離用の底面層５の内側の一部に、信
号処理回路素子の寄生動作の低減とＮＰＮトランジスタ
のコレクタ直列抵抗の低減のため、Ｎ型埋込拡散層６を
形成する。
【００２２】次いで、図４に示されるように、素子分離
用の底面層５の端部に対応する領域に、Ｐ型埋込素子分
離用拡散層７−１を形成する。このとき同時に、フォト
ダイオード部分にアノード拡散としてＰ型埋込拡散層７
を形成する。その後、エピタキシャル層成長法により、
Ｎ型高比抵抗エピタキシャル層３上に、Ｎ型低比抵抗エ
ピタキシャル層４を積層し、Ｐ型埋込素子分離用拡散層
７−１に対応する部分に、Ｎ型低比抵抗エピタキシャル
層４の表面よりＰ型素子分離用拡散層８−１を形成す
る。また、同時にフォトダイオード部分にアノード拡散
としてＰ型埋込拡散層７に対応する部分に、Ｎ型低比抵
抗エピタキシャル層４の表面よりＰ型拡散層８を形成す
る。ここで、このＮ型低比抵抗エピタキシャル層４は、
信号処理回路部分に適したものとすればよいため、たと
えば厚さが２μｍで比抵抗が１Ωｃｍである。
用の底面層５の端部に対応する領域に、Ｐ型埋込素子分
離用拡散層７−１を形成する。このとき同時に、フォト
ダイオード部分にアノード拡散としてＰ型埋込拡散層７
を形成する。その後、エピタキシャル層成長法により、
Ｎ型高比抵抗エピタキシャル層３上に、Ｎ型低比抵抗エ
ピタキシャル層４を積層し、Ｐ型埋込素子分離用拡散層
７−１に対応する部分に、Ｎ型低比抵抗エピタキシャル
層４の表面よりＰ型素子分離用拡散層８−１を形成す
る。また、同時にフォトダイオード部分にアノード拡散
としてＰ型埋込拡散層７に対応する部分に、Ｎ型低比抵
抗エピタキシャル層４の表面よりＰ型拡散層８を形成す
る。ここで、このＮ型低比抵抗エピタキシャル層４は、
信号処理回路部分に適したものとすればよいため、たと
えば厚さが２μｍで比抵抗が１Ωｃｍである。
【００２３】次に、信号処理回路素子部分にはコレクタ
用のＮ型拡散層９，ベースとなるＰ型拡散層１０，エミ
ッタとなるＮ型拡散層１１を順次形成すると、図１に示
す構造が完成する。
用のＮ型拡散層９，ベースとなるＰ型拡散層１０，エミ
ッタとなるＮ型拡散層１１を順次形成すると、図１に示
す構造が完成する。
【００２４】図１のように、高不純物濃度のＮ型拡散層
２をフォトダイオード部に埋込んで設けることにより、
周波数特性がフラットで広帯域のフォトダイオードを実
現できる。
２をフォトダイオード部に埋込んで設けることにより、
周波数特性がフラットで広帯域のフォトダイオードを実
現できる。
【００２５】図５は、本発明におけるフォトダイオード
のホールに対するポテンシャル図である。縦軸はポテン
シャルを示し、横軸はフォトダイオード表面からの深さ
を示す。Ｎ型半導体基板１で発生した拡散電流成分とな
るホールは、高不純物濃度のＮ型拡散層２のポテンシャ
ル分布により基板側に押しやられ、Ｎ型半導体基板１と
Ｎ型高比抵抗エピタキシャル層３の界面より深いところ
で発生したキャリアは光電流に寄与しない。また、Ｎ型
拡散層２の不純物濃度を、Ｎ型半導体基板１では実現で
きないほどの高不純物濃度にできるため、ライフタイム
を短くすることができ、拡散電流成分を低減できる。こ
の効果により、周波数特性がフラットで広帯域のフォト
ダイオードが実現できる。
のホールに対するポテンシャル図である。縦軸はポテン
シャルを示し、横軸はフォトダイオード表面からの深さ
を示す。Ｎ型半導体基板１で発生した拡散電流成分とな
るホールは、高不純物濃度のＮ型拡散層２のポテンシャ
ル分布により基板側に押しやられ、Ｎ型半導体基板１と
Ｎ型高比抵抗エピタキシャル層３の界面より深いところ
で発生したキャリアは光電流に寄与しない。また、Ｎ型
拡散層２の不純物濃度を、Ｎ型半導体基板１では実現で
きないほどの高不純物濃度にできるため、ライフタイム
を短くすることができ、拡散電流成分を低減できる。こ
の効果により、周波数特性がフラットで広帯域のフォト
ダイオードが実現できる。
【００２６】図１においては、素子分離をＰ型埋込素子
分離用拡散層７−１とＰ型素子分離用拡散層８−１で行
なっているが、Ｎ型低比抵抗エピタキシャル層４の表面
からＰ型の深い拡散１回だけで素子分離を行なってもか
まわない。
分離用拡散層７−１とＰ型素子分離用拡散層８−１で行
なっているが、Ｎ型低比抵抗エピタキシャル層４の表面
からＰ型の深い拡散１回だけで素子分離を行なってもか
まわない。
【００２７】また、図１においてはアノード拡散として
Ｐ型埋込拡散層７とＰ型拡散層８を用いているが、Ｐ型
埋込拡散層７を用いずに、Ｎ型低比抵抗エピタキシャル
層４の表面より、このＮ型低比抵抗エピタキシャル層４
を貫き抜ける拡散深さをつＰ型拡散層のみでアノードを
形成してもかまわない。
Ｐ型埋込拡散層７とＰ型拡散層８を用いているが、Ｐ型
埋込拡散層７を用いずに、Ｎ型低比抵抗エピタキシャル
層４の表面より、このＮ型低比抵抗エピタキシャル層４
を貫き抜ける拡散深さをつＰ型拡散層のみでアノードを
形成してもかまわない。
【００２８】また、図１においては、フォトダイオード
部分のアノード拡散としてのＰ型拡散層８，Ｐ型素子分
離用拡散層８−１を形成した後、ベースとなるＰ型拡散
層１０を形成したが、Ｐ型拡散層８，Ｐ型素子分離用拡
散層８−１を別に形成せずに、ベースとなるＰ型拡散層
１０と同時に形成してもかまわない。
部分のアノード拡散としてのＰ型拡散層８，Ｐ型素子分
離用拡散層８−１を形成した後、ベースとなるＰ型拡散
層１０を形成したが、Ｐ型拡散層８，Ｐ型素子分離用拡
散層８−１を別に形成せずに、ベースとなるＰ型拡散層
１０と同時に形成してもかまわない。
【００２９】さらに、図１においてはコレクタ用のＮ型
拡散層９およびエミッタとなるＮ型拡散層１１を別々に
形成したが、コレクタ用のＮ型拡散層９をエミッタ用Ｎ
型拡散層１１と同時に形成してもかまわない。
拡散層９およびエミッタとなるＮ型拡散層１１を別々に
形成したが、コレクタ用のＮ型拡散層９をエミッタ用Ｎ
型拡散層１１と同時に形成してもかまわない。
【００３０】なお、図１においては、フォトダイオード
のカソード端子はウェハ裏面より取出す構成になってい
るが、Ｎ型埋込拡散層６やＮ型拡散層９等の形成のと
き、この工程を適当に使用してＮ型低比抵抗エピタキシ
ャル層４の表面からカソード端子を取出してもかまわな
い。
のカソード端子はウェハ裏面より取出す構成になってい
るが、Ｎ型埋込拡散層６やＮ型拡散層９等の形成のと
き、この工程を適当に使用してＮ型低比抵抗エピタキシ
ャル層４の表面からカソード端子を取出してもかまわな
い。
【００３１】さらに、実施例では接合分離方式を用いた
ものについて述べてあるが、酸化膜分離方式でも通常の
バイポーラＩＣの製造工程により実現できるため、極め
て性能が良いバイポーラＩＣを内蔵させることが可能で
ある。また、信号処理形成領域Ｂに形成される能動素子
は、バイポーラトランジスタに限らず電界効果トランジ
スタ（ＦＥＴ）などであってもかまわない。
ものについて述べてあるが、酸化膜分離方式でも通常の
バイポーラＩＣの製造工程により実現できるため、極め
て性能が良いバイポーラＩＣを内蔵させることが可能で
ある。また、信号処理形成領域Ｂに形成される能動素子
は、バイポーラトランジスタに限らず電界効果トランジ
スタ（ＦＥＴ）などであってもかまわない。
【００３２】図６は、他の実施例の略断面図であって、
図１と同じ要素については同一符号を付し重複する説明
は省略する。図１と異なるところは、Ｎ型半導体基板１
上の埋込まれた高不純物濃度のＮ型拡散層２をＮ型半導
体基板１の全面に拡散していることである。こうするこ
とで、Ｎ型拡散層２を形成するときのフォトリソグラフ
ィ工程と、エッチング工程が省略できるため、半導体装
置の低コスト化というメリットがある。
図１と同じ要素については同一符号を付し重複する説明
は省略する。図１と異なるところは、Ｎ型半導体基板１
上の埋込まれた高不純物濃度のＮ型拡散層２をＮ型半導
体基板１の全面に拡散していることである。こうするこ
とで、Ｎ型拡散層２を形成するときのフォトリソグラフ
ィ工程と、エッチング工程が省略できるため、半導体装
置の低コスト化というメリットがある。
【００３３】また、図７はさらに他の実施例の略断面図
であって、図１と同じ要素について同一符号を付し重複
する説明は省略する。図１と異なるところは、Ｎ型半導
体基板１の代わりにＰ型半導体基板１３を用いているこ
とである。
であって、図１と同じ要素について同一符号を付し重複
する説明は省略する。図１と異なるところは、Ｎ型半導
体基板１の代わりにＰ型半導体基板１３を用いているこ
とである。
【００３４】また、図８はさらに他の実施例の略断面図
であって、図１と同じ要素については同一符号を付し重
複する説明は省略する。図１と異なるところは、Ｎ型高
比抵抗エピタキシャル層３の上のＮ型低比抵抗エピタキ
シャル層４の代わりにＮ型高比抵抗エピタキシャル層１
２を用いていることである。ただしこの場合は、信号処
理回路部分のエピタキシャル層比抵抗を下げる必要があ
るため、信号処理回路部分のみにＮ型拡散を行なう必要
がある。
であって、図１と同じ要素については同一符号を付し重
複する説明は省略する。図１と異なるところは、Ｎ型高
比抵抗エピタキシャル層３の上のＮ型低比抵抗エピタキ
シャル層４の代わりにＮ型高比抵抗エピタキシャル層１
２を用いていることである。ただしこの場合は、信号処
理回路部分のエピタキシャル層比抵抗を下げる必要があ
るため、信号処理回路部分のみにＮ型拡散を行なう必要
がある。
【００３５】
【発明の効果】本発明は以上のような構造であるから、
フォトダイオードの周波数特性が改善でき、周波数特性
がフラットで広帯域の、かつ、応答速度が高速化したフ
ォトダイオードを内蔵した回路内蔵受光素子を得ること
ができる。
フォトダイオードの周波数特性が改善でき、周波数特性
がフラットで広帯域の、かつ、応答速度が高速化したフ
ォトダイオードを内蔵した回路内蔵受光素子を得ること
ができる。
【図１】本発明の一実施例の略断面図である。
【図２】図１の構造を得るための１工程の略断面図であ
る。
る。
【図３】図１の構造を得るための１工程の略断面図であ
る。
る。
【図４】図１の構造を得るための１工程の略断面図であ
る。
る。
【図５】本発明の構造におけるポテンシャル図である。
【図６】本発明の他の実施例の略断面図である。
【図７】本発明の他の実施例の略断面図である。
【図８】本発明の他の実施例の略断面図である。
【図９】従来の一例の略断面図である。
【図１０】従来の構造におけるフォトダイオードの周波
数特性のグラフである。
数特性のグラフである。
１ Ｎ型半導体基板 ２，９，１１ Ｎ型拡散層 ３，１２ Ｎ型高比抵抗エピタキシャル層 ４ Ｎ型低比抵抗エピタキシャル層 ５ 底面層 ６ Ｎ型埋込拡散層 ７ Ｐ型埋込拡散層 ８，１０ Ｐ型拡散層
Claims (3)
- 【請求項１】 半導体基板と、半導体基板上に形成され
た第１の導電型の高比抵抗エピタキシャル層と、第１の
導電型の高比抵抗エピタキシャル層の表面に形成された
アノードよりなる受光素子において、半導体基板表面と
第１の導電型のエピタキシャル層との間に前記半導体基
板よりも高い不純物濃度の第１の導電型の拡散層を埋込
んだことを特徴とする受光素子。 - 【請求項２】 半導体基板と、この半導体基板上に形成
された第１の導電型の高比抵抗エピタキシャル層と、そ
の上に積層された第１の導電型のエピタキシャル層とよ
りなり、その表面に形成された受光素子と信号処理回路
を有し、 受光素子は上層の第１導電型のエピタキシャル層の表面
に形成された第２の導電型の一方の極と、下層の第１の
導電型の高比抵抗エピタキシャル層を含む他方の極によ
り形成され、 信号処理回路は上層の第１の導電型のエピタキシャル層
に形成されている回路内蔵受光素子において、 半導体基板表面にそれよりも高不純物濃度の第１の導電
型の不純物拡散層を受光素子予定領域に埋込んだことを
特徴とする、回路内蔵受光素子。 - 【請求項３】 半導体基板表面の受光素子予定領域に埋
込んで形成された半導体基板よりも高不純物濃度の第１
の導電型の不純物拡散層を、前記の半導体基板表面全面
に形成したことを特徴とする請求項２記載の回路内蔵受
光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7692293A JP2957837B2 (ja) | 1993-04-02 | 1993-04-02 | 受光素子および回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7692293A JP2957837B2 (ja) | 1993-04-02 | 1993-04-02 | 受光素子および回路内蔵受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291352A true JPH06291352A (ja) | 1994-10-18 |
| JP2957837B2 JP2957837B2 (ja) | 1999-10-06 |
Family
ID=13619206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7692293A Expired - Fee Related JP2957837B2 (ja) | 1993-04-02 | 1993-04-02 | 受光素子および回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957837B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09148618A (ja) * | 1995-11-24 | 1997-06-06 | Hamamatsu Photonics Kk | シリコンアバランシェフォトダイオード |
| KR20000048459A (ko) * | 1998-12-28 | 2000-07-25 | 마찌다 가쯔히꼬 | 회로내장형 수광소자 |
| KR100459860B1 (ko) * | 2001-10-31 | 2004-12-03 | 샤프 가부시키가이샤 | 수광소자, 회로 내장 광검출기 및 광픽업 |
-
1993
- 1993-04-02 JP JP7692293A patent/JP2957837B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09148618A (ja) * | 1995-11-24 | 1997-06-06 | Hamamatsu Photonics Kk | シリコンアバランシェフォトダイオード |
| KR20000048459A (ko) * | 1998-12-28 | 2000-07-25 | 마찌다 가쯔히꼬 | 회로내장형 수광소자 |
| KR100459860B1 (ko) * | 2001-10-31 | 2004-12-03 | 샤프 가부시키가이샤 | 수광소자, 회로 내장 광검출기 및 광픽업 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2957837B2 (ja) | 1999-10-06 |
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Legal Events
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