JPH02271717A - 非整数の分周比を形成する分周回路 - Google Patents
非整数の分周比を形成する分周回路Info
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- JPH02271717A JPH02271717A JP9261989A JP9261989A JPH02271717A JP H02271717 A JPH02271717 A JP H02271717A JP 9261989 A JP9261989 A JP 9261989A JP 9261989 A JP9261989 A JP 9261989A JP H02271717 A JPH02271717 A JP H02271717A
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- frequency
- division ratio
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ディジタル（Ｄｉｇｉｔａｌ）論理回路に係
わり、特に、整数以外の正の実数値の分周比をもつ分周
回路に関する。
わり、特に、整数以外の正の実数値の分周比をもつ分周
回路に関する。
（従来の技術）
ディジタル論理システムや回路では、安定性や確実性を
得るためにクロック（ＣＬｏｃｋ）に同期して系全体が
動作するように設計されており、典型的な例としては、
内蔵する水晶発振器から周波数安定度の高いクロック信
号を系内に供給する方式が知られている。
得るためにクロック（ＣＬｏｃｋ）に同期して系全体が
動作するように設計されており、典型的な例としては、
内蔵する水晶発振器から周波数安定度の高いクロック信
号を系内に供給する方式が知られている。
この系の動作は、原クロツク信号もしくはこれを分周し
た従属信号によるのが基本的であり、従属信号には、原
信号を整数比で例えば２または３分周した信号が使われ
ている。
た従属信号によるのが基本的であり、従属信号には、原
信号を整数比で例えば２または３分周した信号が使われ
ている。
ところで、最近の半導体素子の製造技術の進歩に伴って
、論理回路でも微細化が進み、複数のシステムブロック
（Ｓｙｓｔｅｍ Ｂｌｏｃｋ）を１チツプ（ｃｈｉｐ）
に集積することができるようになり、チップ内のマクロ
（Ｍａｃｒｏ）システム毎に異なるクロック信号が供給
されることが要求されるようになってきた。
、論理回路でも微細化が進み、複数のシステムブロック
（Ｓｙｓｔｅｍ Ｂｌｏｃｋ）を１チツプ（ｃｈｉｐ）
に集積することができるようになり、チップ内のマクロ
（Ｍａｃｒｏ）システム毎に異なるクロック信号が供給
されることが要求されるようになってきた。
即ち、最近多くの事務所や家庭で使用されているブツシ
ュホーン（Ｐｕｓｈ Ｐｈｏｎｅ）では、一つの数字を
伝送するのに２種類の周波数を伝送線に送りだすことが
必要になっており、しかもその２種類の周波数には、夫
々±１％程度の精度が求められている。
ュホーン（Ｐｕｓｈ Ｐｈｏｎｅ）では、一つの数字を
伝送するのに２種類の周波数を伝送線に送りだすことが
必要になっており、しかもその２種類の周波数には、夫
々±１％程度の精度が求められている。
このような背景のもとで、１チツプに集積されていくつ
かのシステムブロックから構成される半導体集積回路で
は、一方が例えば３．５８Ｍ）Ｉｚのクロック信号、他
方が例えば４８００ＫＨｚのクロック信号を必要とする
のに、消費電力が比較的大きい水晶発振器を夫々に設け
るのは得策でないので、３．５８ＭＨｚのクロック信号
から４８０ＫＨｚのクロック信号を作る方式が採られて
いる。従って、通信用システムなどでは整数値以外の正
の実数値の分周比が往々必要になっており、その回路と
して第６図ａに示すものは、バイナリ−カウンター（Ｂ
ｉｎａｒｙＣｏｕｎｔｅｒ）、ＲＯＭ、若干のフリップ
フロップ（ＦｒｉｐＦｒｏｐ）及びゲート（Ｇａｔｅ）
で構成して、７．４５８・・・の分周比が得られる。
かのシステムブロックから構成される半導体集積回路で
は、一方が例えば３．５８Ｍ）Ｉｚのクロック信号、他
方が例えば４８００ＫＨｚのクロック信号を必要とする
のに、消費電力が比較的大きい水晶発振器を夫々に設け
るのは得策でないので、３．５８ＭＨｚのクロック信号
から４８０ＫＨｚのクロック信号を作る方式が採られて
いる。従って、通信用システムなどでは整数値以外の正
の実数値の分周比が往々必要になっており、その回路と
して第６図ａに示すものは、バイナリ−カウンター（Ｂ
ｉｎａｒｙＣｏｕｎｔｅｒ）、ＲＯＭ、若干のフリップ
フロップ（ＦｒｉｐＦｒｏｐ）及びゲート（Ｇａｔｅ）
で構成して、７．４５８・・・の分周比が得られる。
即ち、バイナリ−カウンター５０は、７個のＤ型フリッ
プフロップ０６１〜Ｑ６７で構成され、３．５８ＭＨｚ
のクロック信号をインバータ５２を介して入力し、Ｄ型
フリップフロップＱｌ、 Ｑ５及びＱ７の出力は、ＡＮ
Ｄゲート５３に、そして出力をＮＯＲゲート５４に接続
する。このＡＮＤゲート５３の出力は、Ｄ型フリップフ
ロップＱ５５に、そのＱ出力をＮＯＲゲート５４に接続
し、ＮＯＲゲート５４の出力は、バイナリ−カウンター
５０のＲ（Ｒｅｓｅｔ）端子に結ぶ。
プフロップ０６１〜Ｑ６７で構成され、３．５８ＭＨｚ
のクロック信号をインバータ５２を介して入力し、Ｄ型
フリップフロップＱｌ、 Ｑ５及びＱ７の出力は、ＡＮ
Ｄゲート５３に、そして出力をＮＯＲゲート５４に接続
する。このＡＮＤゲート５３の出力は、Ｄ型フリップフ
ロップＱ５５に、そのＱ出力をＮＯＲゲート５４に接続
し、ＮＯＲゲート５４の出力は、バイナリ−カウンター
５０のＲ（Ｒｅｓｅｔ）端子に結ぶ。
Ｄ型フリップフロップ０６１〜Ｑ６７の出力が接続され
るＲＯＭ５１の出力は、Ｄ型フリップフロップ５６に入
力させ、その出力端子から４８０ＫＨｚの信号を出力さ
せる。このＤ型フリップフロップ５６のクロック端子は
Ｄ型フリップフロップ５５のクロック端子と結ぶと共に
、インバータ５２の出力と接続して、分周回路を構成す
る。
るＲＯＭ５１の出力は、Ｄ型フリップフロップ５６に入
力させ、その出力端子から４８０ＫＨｚの信号を出力さ
せる。このＤ型フリップフロップ５６のクロック端子は
Ｄ型フリップフロップ５５のクロック端子と結ぶと共に
、インバータ５２の出力と接続して、分周回路を構成す
る。
バイナリ−カウンター５０は、第６図すから明らかなよ
うに８２進で動作し、内部の各フリップフロップから発
信する７ビツト（Ｂｉｔ）の信号を入力するＲＯＭ５１
の出力として要求する分周比７．４５８・・・に近いも
のが得られる。
うに８２進で動作し、内部の各フリップフロップから発
信する７ビツト（Ｂｉｔ）の信号を入力するＲＯＭ５１
の出力として要求する分周比７．４５８・・・に近いも
のが得られる。
この場合では、３．５８ＭＨｚの８２個のクロック期間
即ち、カウンター（Ｃｏｕｎｔｅｒ）が−回りする間に
７分周と８分周を交互に１１回繰返し、しかも、７分周
から始まり７分周に終わるような出力が得られるように
、 ＲＯＭ５１の回路を構成すれば良く、その結果、
所定の分周比８２／１１＝７．４５５・・・がほぼ得ら
れる。
即ち、カウンター（Ｃｏｕｎｔｅｒ）が−回りする間に
７分周と８分周を交互に１１回繰返し、しかも、７分周
から始まり７分周に終わるような出力が得られるように
、 ＲＯＭ５１の回路を構成すれば良く、その結果、
所定の分周比８２／１１＝７．４５５・・・がほぼ得ら
れる。
（発明が解決しようとする課題）
第６図ａに示すＲＯＭ回路では、出力が７分周と８分周
を交互に繰返す変則的な動作を行うために、回路が複雑
となるにのような分周動作では、初段の信号発生後次段
の信号の発生は、どうしても遅れがちとなり、いわゆる
髭が生ずる場合もある。
を交互に繰返す変則的な動作を行うために、回路が複雑
となるにのような分周動作では、初段の信号発生後次段
の信号の発生は、どうしても遅れがちとなり、いわゆる
髭が生ずる場合もある。
これを防止するには、素子数が増加する難点がある上に
集積化するとチップ面積を増大する欠点がある。
集積化するとチップ面積を増大する欠点がある。
本発明は、このような事情により成されたもので、特に
、非整数の分周比をもつ分周回路を簡単な回路により実
現したものである。
、非整数の分周比をもつ分周回路を簡単な回路により実
現したものである。
（課題を解決するための手段）
本発明に係わる非整数の分周比をもつ分周回路は、Ｍを
正整数とし、２ト１と２Ｍ （ただしＭ≧２）の分周比
中のいずれかで動作する基本分周回路と。
正整数とし、２ト１と２Ｍ （ただしＭ≧２）の分周比
中のいずれかで動作する基本分周回路と。
この出力が接続され、いずれかの分周比で動作させるか
を制御する信号を発生するＮ進カウンター（ただしＮは
奇数でＮ２２）からなり、ＭとＮの値の組合わせで種々
の非整数の分周比を形成することに特徴がある。
を制御する信号を発生するＮ進カウンター（ただしＮは
奇数でＮ２２）からなり、ＭとＮの値の組合わせで種々
の非整数の分周比を形成することに特徴がある。
（作 用）
本発明は、従来の分周回路における分周出力が、７分周
と８分周を交互に繰返して動作していることに着目し、
しかも、両分周比は、４ビツトのフリップフロップによ
り実現できるので、分周比制御用のゲートを付加して７
分周と８分周による交互動作を実施する回路構成を基本
にしている。しかし、常に分周交互動作を行なわせると
７．５分周となるために、別に１１進のカウンターを付
設して、その−回り内で７分周から始まり７分周で終わ
る動作とし、 １１進のカウンター内で７分周を６回、
８分周を５回起こさせている。
と８分周を交互に繰返して動作していることに着目し、
しかも、両分周比は、４ビツトのフリップフロップによ
り実現できるので、分周比制御用のゲートを付加して７
分周と８分周による交互動作を実施する回路構成を基本
にしている。しかし、常に分周交互動作を行なわせると
７．５分周となるために、別に１１進のカウンターを付
設して、その−回り内で７分周から始まり７分周で終わ
る動作とし、 １１進のカウンター内で７分周を６回、
８分周を５回起こさせている。
なお、上記非整数の分周比をもつ回路を形成するのには
、例えば７，８．７と８．７．８などのように最低３ブ
ロツクが必要なので、Ｎ２２と限定する。
、例えば７，８．７と８．７．８などのように最低３ブ
ロツクが必要なので、Ｎ２２と限定する。
（実施例）
第１図乃至第５図を参照して本発明に係わる実施例を説
明すると、この中筒１図ａ、ｂ及び第２図ａ、ｂに非整
数の分周比をもつ分周回路が、第３図乃至第５図に従来
から知られている７分周回路及び８分周回路がタイムチ
ャートと共に示されている。
明すると、この中筒１図ａ、ｂ及び第２図ａ、ｂに非整
数の分周比をもつ分周回路が、第３図乃至第５図に従来
から知られている７分周回路及び８分周回路がタイムチ
ャートと共に示されている。
先ず、第３図ａ、ｂと第４図ａ、ｂにより７分周回路と
８分周回路を説明する。第３図ａに明らかな７分周回路
は、水晶発振回路（図示せず）からのクロック信号が入
力される４個のＤ型フリップフロップＱ１〜Ｑ４とＮＡ
ＮＤゲート１で構成し、フリップフロップＱ３と０４の
出力は、ＮＡＮＤゲート１に入力し、その出力を、フリ
ップフロップＱ１に入力する構成となっている。
８分周回路を説明する。第３図ａに明らかな７分周回路
は、水晶発振回路（図示せず）からのクロック信号が入
力される４個のＤ型フリップフロップＱ１〜Ｑ４とＮＡ
ＮＤゲート１で構成し、フリップフロップＱ３と０４の
出力は、ＮＡＮＤゲート１に入力し、その出力を、フリ
ップフロップＱ１に入力する構成となっている。
第３図すに示すタイムチャートに明らかなように、クロ
ック信号Φが入力するフリップフロップＱｌ−０４では
、入力したクロック信号Φに応じて出力０１〜Ｑ４から
信号が出力して７分周動作を行う。
ック信号Φが入力するフリップフロップＱｌ−０４では
、入力したクロック信号Φに応じて出力０１〜Ｑ４から
信号が出力して７分周動作を行う。
第４図ａにある８分周回路では、４個のＤ型フリップフ
ロップ０５〜Ｑ８とインバータ２で構成し、その接続は
、４ビツト目の出力の反転信号が１ビツト目のＤ型フリ
ップフロップＱ５のＤ入力に接続されて第４図すのタイ
ムチャートに示すようにＤ型フリップフロップ０５〜Ｑ
８により８分周動作を行う。
ロップ０５〜Ｑ８とインバータ２で構成し、その接続は
、４ビツト目の出力の反転信号が１ビツト目のＤ型フリ
ップフロップＱ５のＤ入力に接続されて第４図すのタイ
ムチャートに示すようにＤ型フリップフロップ０５〜Ｑ
８により８分周動作を行う。
また、第５図にあるようにクロック信号Φが入力するＤ
型フリップフロップＱ９〜Ｑ１２及びＮＡＮＤゲート３
とＯＲゲート４により分周回路を構成し。
型フリップフロップＱ９〜Ｑ１２及びＮＡＮＤゲート３
とＯＲゲート４により分周回路を構成し。
３ビツト目のフリップフロップＱｌｌ と４ビツト目の
フリップフロップＱ１２の出力を、ＯＲゲート４とＮＡ
ＮＤゲート３に結ぶ、このような回路では、ＯＲゲート
４の他方の入力Ｃに印加する制御信号が１＝Ｈ（Ｈｉｇ
ｈレベル）の場合に８分周動作、Ｏ＝Ｌ（Ｌｏｗレベル
）の時に７分周動作が行われる。
フリップフロップＱ１２の出力を、ＯＲゲート４とＮＡ
ＮＤゲート３に結ぶ、このような回路では、ＯＲゲート
４の他方の入力Ｃに印加する制御信号が１＝Ｈ（Ｈｉｇ
ｈレベル）の場合に８分周動作、Ｏ＝Ｌ（Ｌｏｗレベル
）の時に７分周動作が行われる。
そこで本発明では、この回路構成を非整数の分周比が得
られる分周回路として採用し、更に、分周制御信号を発
生する１１進のカウンターを付設したが、第１図ａ及び
第２図ａの分周回路Ａは、第５図と同一構造（番号も同
じ）であるので説明を省略し、また、一部の結線を除い
て同様な接続であるので１番号も同一とする。
られる分周回路として採用し、更に、分周制御信号を発
生する１１進のカウンターを付設したが、第１図ａ及び
第２図ａの分周回路Ａは、第５図と同一構造（番号も同
じ）であるので説明を省略し、また、一部の結線を除い
て同様な接続であるので１番号も同一とする。
ただし、入力及び出力部には、二段インバータ５及び８
を設置して波形整形を行っており、Ｄ型フリップフロッ
プＱ９〜Ｑ１２のｃ１即ちリセット端子は、いずれもル
ベルに固定（Ｆｉｘ） Ｌ／ているので結線は省略しで
ある。
を設置して波形整形を行っており、Ｄ型フリップフロッ
プＱ９〜Ｑ１２のｃ１即ちリセット端子は、いずれもル
ベルに固定（Ｆｉｘ） Ｌ／ているので結線は省略しで
ある。
ところで、分周回路Ａに接続する１１進カウンターＢは
、４個のＤ型フリップフロップＱ１３〜Ｑ１６、ＮＡＮ
Ｄゲート９，１１、インバータ１０．１２．１３．１４
及びＤ型フリップフロップＱ１７で構成する。分周回路
Ａの２ビツト目のＤ型フリップフロップＱＩＯの出力Ｑ
は、分周回路Ｂを構成するＤ型フリップフロップＱ１３
のクロック端子に接続する。
、４個のＤ型フリップフロップＱ１３〜Ｑ１６、ＮＡＮ
Ｄゲート９，１１、インバータ１０．１２．１３．１４
及びＤ型フリップフロップＱ１７で構成する。分周回路
Ａの２ビツト目のＤ型フリップフロップＱＩＯの出力Ｑ
は、分周回路Ｂを構成するＤ型フリップフロップＱ１３
のクロック端子に接続する。
しかし、第１図ａと第２図ａでは、この接続状態が異な
っている。第２図ａでは、１ビツト目のＤ型フリップフ
ロップＱ９の出力Ｑを１１進カウンター用り型フリップ
フロップＱ１３のクロック端子に結ぶ点である。
っている。第２図ａでは、１ビツト目のＤ型フリップフ
ロップＱ９の出力Ｑを１１進カウンター用り型フリップ
フロップＱ１３のクロック端子に結ぶ点である。
次に第１図ａにおけるこれ以外の結線状態を説明する。
Ｄ型フリップフロップＱ１３〜Ｑ１６の各Ｑ出力はＤ入
力に夫々接続し、Ｄ型フリップフロップＱ１５以外のＱ
出力はＮＡＮＤゲート９及びＮＡＮＤゲート１１に接続
する。この時、Ｄ型フリップフロップＱ１３と０１４の
それをＮＡＮＤゲート９へ、Ｄ型フリップフロップＱ１
６のそれをＮＡＮＤゲート１１に接続し、ＮＡＮＤゲー
ト９とＮＡＮＤゲート１１には、インバータ１０と１２
が接続されている。
力に夫々接続し、Ｄ型フリップフロップＱ１５以外のＱ
出力はＮＡＮＤゲート９及びＮＡＮＤゲート１１に接続
する。この時、Ｄ型フリップフロップＱ１３と０１４の
それをＮＡＮＤゲート９へ、Ｄ型フリップフロップＱ１
６のそれをＮＡＮＤゲート１１に接続し、ＮＡＮＤゲー
ト９とＮＡＮＤゲート１１には、インバータ１０と１２
が接続されている。
更に、入力ＩＮは、インバータ１３を経てＤ型フリップ
フロップＱ１７のクロック端子に入力ＡＮＤ処理を終え
たＤ型フリップフロップＱ１３と０１４、Ｄ型フリップ
フロップ０１６（結果的にはＱ１５との出力）の両出力
は、Ｄ型フリップフロップＱ１７のＤ入力に接続する。
フロップＱ１７のクロック端子に入力ＡＮＤ処理を終え
たＤ型フリップフロップＱ１３と０１４、Ｄ型フリップ
フロップ０１６（結果的にはＱ１５との出力）の両出力
は、Ｄ型フリップフロップＱ１７のＤ入力に接続する。
ＡＮＤ処理を終えた信号が入力するＤ型フリップフロッ
プＱ１７のＱ出力はインバータ１４を経てＤ型フリップ
フロップＱ１３． Ｑ１４． Ｑ１５． Ｑ１６のリセ
ット端子に接続する。
プＱ１７のＱ出力はインバータ１４を経てＤ型フリップ
フロップＱ１３． Ｑ１４． Ｑ１５． Ｑ１６のリセ
ット端子に接続する。
このように第１図ａと第２図ａの回路における入力クロ
ック信号ＩＮ、 クリヤー信号ＣＬＢ、Ａ−Ｇの各ノ
ード波形及び出力ＯＵＴは、第１図すと第２図すのタイ
ムチャートに明らかにしたように、８２個の入力クロッ
ク期間中に１１進のカウンターが７分周から始まり７分
周で終わって一巡し、その間に８分周動作も繰返して行
う、即ち、反転した信号が入力後７分周を６回、８分周
を５回起こさせて所定の分周比即ち非整数の分周比が得
られる、このような本実施例の回路を応用して他の非整
数値の分周比をもった分周回路が実現できる。即ち第４
図のように８分周から始まり８分周で終わる動作とする
と、８３／１１＝７．５４５・・・の分周比が得られる
し、１１進カウンターを他の奇数のカウンターにするこ
とにより、７と８の間の種々の分周比をもった分周回路
となる。更に、第４図の回路を３個のＤ型フリップフロ
ップで作れば、５と６の間の分周比をもった分周回路が
実現できる。
ック信号ＩＮ、 クリヤー信号ＣＬＢ、Ａ−Ｇの各ノ
ード波形及び出力ＯＵＴは、第１図すと第２図すのタイ
ムチャートに明らかにしたように、８２個の入力クロッ
ク期間中に１１進のカウンターが７分周から始まり７分
周で終わって一巡し、その間に８分周動作も繰返して行
う、即ち、反転した信号が入力後７分周を６回、８分周
を５回起こさせて所定の分周比即ち非整数の分周比が得
られる、このような本実施例の回路を応用して他の非整
数値の分周比をもった分周回路が実現できる。即ち第４
図のように８分周から始まり８分周で終わる動作とする
と、８３／１１＝７．５４５・・・の分周比が得られる
し、１１進カウンターを他の奇数のカウンターにするこ
とにより、７と８の間の種々の分周比をもった分周回路
となる。更に、第４図の回路を３個のＤ型フリップフロ
ップで作れば、５と６の間の分周比をもった分周回路が
実現できる。
〔発明の効果〕
このように、非整数値の分周比をもつ分周回路が、簡単
な回路構成により形成できるので、通信用システムに搭
載する半導体集積回路において基準クロック信号から通
信用システムに要求される精度をもった種々の周波数信
号が得られる。
な回路構成により形成できるので、通信用システムに搭
載する半導体集積回路において基準クロック信号から通
信用システムに要求される精度をもった種々の周波数信
号が得られる。
第１図ａと第２図ａは、本発明に係わる実施例を示す回
路図、第１図すと第２図すは、第１図ａと第２図ａに明
らかにした回路のタイムチャート、第３図ａ、第４図ａ
及び第６図ａは、従来の分周回路、第３図ｂ、第４図す
と第６図すは、第３図ａ、第４図ａ及び第６図ａにある
回路のタイムチャート、第５図も従来の分周回路である
。 Ａ：基本分周回路 Ｂ：１１進カウンター ３、９．１１：ＮＡＮＤゲート ６、 ７．１０．１２．１３．１４：インバータ４：Ｎ
ＯＲゲート Ｑｌ−０１７：Ｄ型フリップフロップ ５．８，１５：入出力用バッファ 代理人 弁理士 大 胡 典 夫 ｑコ 第 図 第 図
路図、第１図すと第２図すは、第１図ａと第２図ａに明
らかにした回路のタイムチャート、第３図ａ、第４図ａ
及び第６図ａは、従来の分周回路、第３図ｂ、第４図す
と第６図すは、第３図ａ、第４図ａ及び第６図ａにある
回路のタイムチャート、第５図も従来の分周回路である
。 Ａ：基本分周回路 Ｂ：１１進カウンター ３、９．１１：ＮＡＮＤゲート ６、 ７．１０．１２．１３．１４：インバータ４：Ｎ
ＯＲゲート Ｑｌ−０１７：Ｄ型フリップフロップ ５．８，１５：入出力用バッファ 代理人 弁理士 大 胡 典 夫 ｑコ 第 図 第 図
Claims (1)
- Ｍを正整数とし、２Ｍ−１と２Ｍ（ただしＭ≧２）の分
周比中のいずれかで動作する基本分周回路と、この出力
が接続され、いずれの分周比で動作させるかを制御する
信号を発生するＮ進カウンター（ただしＮは奇数でＮ≧
３）からなり、ＭとＮの値の組合わせで種々の非整数の
分周比を形成することを特徴とする非整数の分周比を形
成する分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261989A JPH02271717A (ja) | 1989-04-12 | 1989-04-12 | 非整数の分周比を形成する分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261989A JPH02271717A (ja) | 1989-04-12 | 1989-04-12 | 非整数の分周比を形成する分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271717A true JPH02271717A (ja) | 1990-11-06 |
Family
ID=14059450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9261989A Pending JPH02271717A (ja) | 1989-04-12 | 1989-04-12 | 非整数の分周比を形成する分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271717A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578968A (en) * | 1991-10-17 | 1996-11-26 | Shinsaku Mori | Frequency converter, multistage frequency converter and frequency synthesizer utilizing them |
| US7535981B2 (en) | 2004-12-17 | 2009-05-19 | International Business Machines Corporation | Clock generation circuit and method thereof |
| US8194186B2 (en) | 2008-04-23 | 2012-06-05 | Silicon Library, Inc. | Receiver capable of generating audio reference clock |
| JP5407087B1 (ja) * | 2013-07-12 | 2014-02-05 | 邦彦 公山 | 分数分周回路 |
-
1989
- 1989-04-12 JP JP9261989A patent/JPH02271717A/ja active Pending
Cited By (5)
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|---|---|---|---|---|
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