JPH04196916A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路等において用いられるフリッ
プフロップ回路に関し、特に複数の入力信号についてＡ
ＮＤ演算を行なった結果を、クロック入力のタイミング
で取込み出力側に伝達するフリップフロップ回路の構成
に関する。

〔従来の技術〕

従来この種の回路機能を達成しようとする場合には、第
３図に示したように単一人力のＤ形フリップフロップ回
路１０とは別にＡＮＤ演算回路、　２０を設け、複数の
人力信号についてＡＮＤ演算回路２０において演算した
結果を、Ｄ形フリップフロップ回路の制御人力りとして
取込む構成がとられていた。

第４図に、入力信号をＤｉ、Ｄ２の２人力とした場合に
ついて具体的な回路構成を示す。同図は、ＡＮＤ演算回
路２０をＡＮＤゲート２１で構成し、Ｄ形フリップフロ
ップ回路１０として、例えば條日立製作所のＴＴＬデー
タブック中にＨＤ７４Ｓ７４として示されるもののよう
な６個のＮＡＮＤゲート１１〜１６からなる構成を用い
ている。たたし、このフリップフロップ回路１０は、７
４Ｓ７４と異なり、クリア入力用配線およびプリセット
入力用配線を備えていない。

〔発明が解決しようとする課題〕

このように従来の回路構成では、単一人力のフリップフ
ロップ回路の前段にＡＮＤ演算を行なうゲートを別にも
つため、本来の単一人力のフリップフロップ回路そのも
のと比較して、クロック入力端子Ｃに対する制御入力の
セットアツプ時間を長く設定しなければならない、トグ
ル周期が長くなる、またゲート数が多くなり消費電力や
占有面積か大きくなるなどの問題があり、集積回路を高
速化・高集積化する上で妨げとなっていた。

〔課題を解決するための手段〕

この発明は、Ｄ形フリップフロップ回路において、制御
人力部に論理積演算機能を有するゲートを用い、従来Ａ
ＮＤ演算回路の人力となるべき複数の信号をこれに直接
入力する構成としたものである。

上記論理積演算機能を有するゲートには、ＡＮＤゲート
およびＮＡＮＤゲートを含み、例えば前述したような６
個のＮＡＮＤゲートを用いた回路構成が利用できる。

〔作用〕

フリップフロップ回路の制御入力部を構成する１つの論
理ゲートに複数の入力信号が入力すると、そこで論理積
演算が行なわれるが、それは同時にフリップフロップ回
路への制御信号の取込みともなっている。

〔実施例〕

第１図にこの発明の一実施例を示す。本実施例のフリッ
プフロップ回路は、第１ないし第６のＮＡＮＤゲート１
〜６からなり、第４図のフリップフロップ回路１０との
相違は、第４のＮＡＮＤゲート４が外部からの複数（本
実施例では２つ）の入力信号ＤＩ　、’Ｄ２を直接受け
る構成をとっていることである。

本実施例の回路が、第４図の回路と論理的に等価である
ことを下記に説明する。

今、実施例および第４図のフリップフロップ回路のそれ
ぞれにおける第４のＮＡＮＤゲート４゜１４に着目して
、その出力ｚ、ｚ’　は、第３のＮＡＮＤゲート３，１
３からの入力をＸとして、それぞれ次のような論理式で
現わされる。

このように入力Ｘ、ＤＩ　、Ｄ２の任意の値に対してｚ
−ｚ’　であり、本実施例の第４のＮＡＮＤゲート４と
、第４図における第４のＮＡＮＤゲート１４および前段
のＡＮＤゲート２１を併せた部分とは論理的に等価な動
作をする。したがって、入力信号Ｄｉ、Ｄ２に対し、第
４図で第５のＮＡＮＤゲート１５の出力として得られる
Ｑ出力と同じＱ出力か、本実施例においても第５のＮＡ
ＮＤゲート５の出力として得られる。

しかも、第４図の従来例では入力信号ＤＩ。

Ｄ２をいったんＡＮＤ演算回路２０に人力してＡＮＤ演
算を行なってから、その結果をフリップフロップ回路１
０の制御入力部を構成する第４のＮＡＮＤゲート１４に
入力するという２段構えになっていたのに対し、本実施
例ではフリップフロップ回路の制御入力部を構成する第
４のＮＡＮＤゲート４に直接入力するため、従来問題で
あった制御入力のセットアツプ時間およびトグル周期の
増大が回避される。また、ＡＮＤ演算回路２０を別に設
ける必要がないため、消費電力や占有面積の増大もほと
んど問題とならない。

第２図に、他の実施例として独立したプリセット入力（
ＰＲ）端子およびクリア入力（ＣＬＲ）端子を付加して
使いやすくした例を示す。前述した日立のＨＤ７４Ｓ７
４と比較すると、複数の入力信号（Ｄｌ、Ｄ２）が直接
第４のＮＡＮＤゲート４に人力する構成をとっている点
が異なる。

以上、２人力の場合について述べたが３人力以上につい
ても同様である。

〔発明の効果〕

以上のようにこの発明によれば、Ｄ形フリ・ツブフロッ
プ回路において、制御入力部に論理積演算機能を有する
ゲートを用い、そのゲートにＡＮＤ演算の対象となる複
数の信号を直接入力する構成としたことにより、複数の
入力信号のＡＮＤ演算を行なうと共に、それをクロック
入力のタイミングで取込んで出力に伝達する回路機能を
、単なる単一人力のＤ形フリップフロ・ツブと同しセ・
ソトアップ時間およびトグル周期で、しかも消費電力や
占有面積の増加をほとんど伴わずに実現することか可能
となり、集積回路を高速化・高集積化できる効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は他
の実施例を示す回路図、第３図および第４図は従来例を
示すブロック図および回路図である。 １〜６・・・第１ないし第６のＮＡＮＤゲート。 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　塩　　　１）　　辰　　　也実施例 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、複数の論理ゲートからなり、複数の信号のＡＮＤ演
   算結果を制御入力としてクロック入力のタイミングで取
   込み出力側に伝達するＤ形フリップフロップ回路におい
   て、制御入力部に論理積演算機能を有するゲートを用い
   、このゲートに、上記ＡＮＤ演算の対象となるべき複数
   の信号を直接入力するものとしたことを特徴とするフリ
   ップフロップ回路。 ２、制御入力部の論理積演算機能を有するゲートがＮＡ
   ＮＤゲートであることを特徴とする請求項１記載のフリ
   ップフロップ回路。 ３、すべての論理ゲートがＮＡＮＤゲートであることを
   特徴とする請求項１記載のフリップフロップ回路。 ４、複数の信号のＡＮＤ演算結果を制御入力としてクロ
   ック入力のタイミングで取込み出力側に伝達するＤ形フ
   リップフロップ回路において、第１のＮＡＮＤゲートと
   、 第１のＮＡＮＤゲートの出力を第１の入力とし出力を第
   １のＮＡＮＤゲートの第１の入力とする第２のＮＡＮＤ
   ゲートと、 第２のＮＡＮＤゲートの出力を第１の入力とする第３の
   ＮＡＮＤゲートと、 第３のＮＡＮＤゲートの出力を第１の入力とし出力を第
   １および第３のＮＡＮＤゲートの第２の入力とする第４
   のＮＡＮＤゲートと、 第２のＮＡＮＤゲートの出力を第１の入力とする第５の
   ＮＡＮＤゲートと、 第３および第５のＮＡＮＤゲートの出力を第１および第
   ２の入力とし出力を第５のＮＡＮＤゲートの第２の入力
   とする第６のＮＡＮＤゲートとを備え、 第４のＮＡＮＤゲートに、第１の入力の他に上記ＡＮＤ
   演算の対象となるべき複数の信号を直接入力するための
   複数の入力端子を設けるとともに、第２および第３のＮ
   ＡＮＤゲートにクロック入力端子を別に設けてなるフリ
   ップフロップ回路。 ５、さらに、第１および第５のＮＡＮＤゲートにプリセ
   ット入力端子を設けるとともに、第２、第４および第６
   のＮＡＮＤゲートにクリア入力端子を設けたことを特徴
   とする請求項４記載のフリップフロップ回路。