JPH02272613A - カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高速メモリ素子を利用したカウンタに関する
ものである。

〔従来の技術〕

従来の高速カウンタとしては、ルックアヘッドキャリー
カウンタがある。その内部構成としては、第４図に示す
ように複数論理ゲートと、カウンタクロック信号の立ち
上がりに同期して人力データをラッチ出力する複数のＤ
型フリップフロップ（以下、Ｄ　−Ｆ／Ｆと略記する）
より構成されている。図において、（１）はＡＮＤゲー
ト（Ａ　Ｉ　’）〜（Ａ４）を通して人力された人力デ
ータＩＤ０〜ＩＤ、。

（２）〜（５）を、ＯＲゲート（ＯＩ）〜（０４）を介
してＤ−Ｆ／Ｆ　（Ｆｌ）〜（Ｆ４）にラッチ可能とす
るロード信号、上記各入力データＩＤ０〜Ｉｏｎ−，（
２）　〜（５）はＤ−Ｆ／Ｆ　（Ｆｌ）〜（Ｆ４）に入
力されるカウンタクロック（１１）の立ち上がりにより
ラッチされ、出力データＯＤｏ〜０Ｄｎ−＋　（７）〜
（１０）として出力される。又、ロード信号（１）をノ
ンアクイブにするとラッチされている出力データＯＤｏ
〜００ｎ−Ｉ（７）〜（ｌＯ）は、カウンタクロック（
１１）の立ち上がり毎にカウントアツプされ、出力デー
タＯＤ０〜ＱＤｎ−＋　（７）〜（１０）は＋１加算さ
れて出力される。尚、（６）は前ステージからのキャリ
信号で、第。−１番目では。−。

ヶ航、又はステージすべてのキャリ信号（（：ＲＹｏ）
〜（（：１ＩＹｎ−２）が含まれる。

次に動作について説明する。入力データ■Ｄ０〜ＩＤｎ
−＋　（２）〜（５）をプラスカウントアツプする場合
、まず、ロード信号ＬＯへＤ　（１）をアクティブ（Ｌ
ｏｗレヘル）にし、インバータ（Ｎ１）を介して人力デ
ータが入力されているＡＮＤケート（ＡＩ）〜（八、）
にして入力し、データＩＤｏ　”＝ＩＤｎ−＋　（２）
　〜（５）を確定後、カウンタクロックＣＬに（１１）
を立ち上げる。すると、カウンタ内部のＤ　　Ｆ／Ｆ　
（Ｆ＋）〜（Ｆ４）が各ＡＮＤゲート（ＡＩ）〜（Ａ４
）及びＯＲゲート（０１）〜（０４）を通して人力され
た人力データ１０．〜１０．。

（２）〜（５）をラッチし、出力データＯＤｏ〜ＯＤ、
。

（７）〜（１６）にそのまま入力データ■Ｄｏ〜Ｉｎ、
。

（２）〜（５）を出力する。出力データが確定後その反
転がＤ　−Ｆ／Ｆ　（Ｆ、）〜（Ｆ４）のＱ端子より次
段の入力ヘキャリ信号ＣＲＹｏ”　（：ＲＹ、−＋　（
６）として各インバータ（Ｎ４）〜（Ｎ６）を介してＮ
ＡＮＤゲート（Ｎ、）〜（Ｎ３）のそわぞれに入力され
、カウントアツプデータを次のカウンタクロック（１１
）までに生成する。その後ロート信号しＯＡ［１（１）
をノンアクティブ（Ｈｉｇｈレベル）にし、カウンタク
ロックＣＬに（１１）を立ち上げると、上記のカウント
アツプデータなＮＡＮＤゲート（Ｎ１）〜（Ｎ３）、Ａ
ＮＤゲート（Ａ５）〜（ＡＩ２）　　　ＯＲゲート（０
１）〜（０４）を通してＤ　−Ｆ／Ｆ　（Ｆ、）〜（Ｆ
４）にラッチし、出力データ００ｏ”００．−＋　（７
）〜（１６）をプラス１カウントアツプする。

（発明が解決しようとする課題　〕 従来のカウンタは以上のように構成されているため、入
力データをカウントアツプする場合、確定した入力デー
タをロード信号入力によってロードする動作と、人力デ
ータをカウントアツプして出力データとして出力するた
めのカウントアツプ動作の２サイクルを必要とせねばな
らずカウント動作の高速化に制限を来すことになった。

また、人力データのピッド数（桁数）が増え、カウンタ
の段数が増えると前段のカウンタからのキャリ信号も増
え、そのため論理積をとるためのゲート入力が増加し、
回路が複雑化するなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、入力データ確定後１サイクル分の時間でカウ
ントアツプでき、しかも前段からのキャリ人力をとるこ
ともない極めて単純な構成でカウンタを得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係るカウンタは、複数ビット構成の２進数値
データをアドレス信号として入力し、アドレス信号対応
のデータ領域には上記２進数値データに対しＮビットを
加算した２進数値データをデータテーブルとして記憶し
たメモリ回路を備え、各２進数値データ入力毎に、Ｎビ
ット歩進した２進数値データをカウント出力として読み
出すようにしたものである。

〔作用〕

この発明によるメモリ回路は、被加算数としての２進数
値データをアドレス信号として入力したならば、該アド
レス信号によって指定されるデータテーブルより、上記
２進数値データにＮビットを加算した２進数値データを
カウントアツプされた加算数として読み出し出力するた
め、メモリ回路のアクセスタイムと同等の速度でカウン
ト動作を行なうことかできる。

（実施例〕 以下、この発明の一実施例を図について説明する。第１
図は本実施例によるカウンタを構成する高速メモリであ
り、図において、（１２）は高速メモリ素子であり、ア
ドレスピン（ＡＰ、）〜（ＡＰｏ）にはアドレス信号と
しての複数ビットの入力データＩＤｏ　”ＩＤｏ（２）
〜（５）が人力され、データピン（ＤＰｏ）〜（ｏｐ、
）にはカウントアツプデータとして出力データ００．〜
００ｎ（７）〜（ｌＯ）が出力される。

（１３）は高速メモリ（１２）のリード信号ＲＥＡＤで
これをアクティブにすることにより、カウントアツプデ
ータを取り出すことができる。（１４）はメモリへカウ
ントアツプデータを書き込んでおくためのライト信号Ｗ
ＲＩＴＩＥである。

上記高速メモリ（Ｉ２）のデータ領域には第２図に示す
如く、データ領域を指定する２進データのアドレス信号
に対し１を加算したデータ、例えばアドレスがｒｏ−０
００２Ｊであれば、該アドレスに対応するデータ領域に
はｒｏ−００１２４がカウントアツプデータとしてデー
タテーブルに格納されている。従って、所定の２進数値
データである人力データＩＤを＋１カウントアツプして
出力する場合は、入力データ１０をアドレス信号として
メモリのアドレスビン（ＡＰｏ）〜（ＡＰ、、）に入力
し、リード信号（１３）をアクティブにすれば、入力デ
ータより＋１カウントアツプされた２進数値データが出
力データＯＤとしてデータピン（ｏｐｏ）〜（ｏｐ、）
より出力される。

又、メモリは出力データビン数と入力アドレスビン数が
異なってもよく、入力アドレスビン数と出力データビン
数が同じになるよう複数のメモリを使用しても良い。第
３図は２５６に×１ビットのメモリを１８ケ使用した１
８ビツトカウンタの例であり、メモリのリード時間が１
５ｎｓならば、１５ｎｓでデータのカウントアツプが可
能となる。

尚、上記実施例では、入力データＩＤｏ〜ＩＤ、を設定
し、リード信号をアクティブ動作にしてカウントアツプ
データを出力したが、カウントアツプデータ０００〜Ｏ
ＤｎをアドレスピンＡＰ０〜ＡＰ、側に帰還させると共
に、帰還タイミングより時間差をおいてリード信号をア
クティブにすることで、連続的なカウントアツプ出力が
可能となる。

（発明の効果〕 以上のように、この発明によれば２進数値データよりな
る被加算数をメモリのアドレス信号とし、メモリのデー
タ領域にはアドレス信号に＋１を加算したデータを格納
しであるため、被加算数のカウントアツプデータをメモ
リのリード動作のみで出力することができる。よって、
極めて単純な回路構成で高速カウント動作が可能なカウ
ンタか得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるカウンタの構成図、
第２図はメモリのアドレスとデータの関係を示すテーブ
ル図、第３図は複数のメモリを使用したカウンタの例を
示す図、第４図は従来のカウンタの構成図である。 図において、（２）〜（５）は入力データＩＤｏ〜ＩＤ
ｎ、　　（７）〜（８）は出力データＯＤｏ〜００．　
、（１２）はメモリ、（１３）はリード信号である。 なお、各図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 複数ビット構成の２進数値データをアドレス信号として
   入力し、アドレス信号対応のデータ領域には上記２進数
   値データに対しＮビットを加算した２進数値データをデ
   ータテーブルとして記憶したメモリ回路を備え、各２進
   データ数値入力毎に、Ｎビット歩進した２進数値データ
   をカウント出力として読み出すことを特徴とするカウン
   タ。