JPH02272745A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02272745A JPH02272745A JP1094888A JP9488889A JPH02272745A JP H02272745 A JPH02272745 A JP H02272745A JP 1094888 A JP1094888 A JP 1094888A JP 9488889 A JP9488889 A JP 9488889A JP H02272745 A JPH02272745 A JP H02272745A
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- 238000004519 manufacturing process Methods 0.000 title description 3
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
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- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
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Landscapes
- Bipolar Transistors (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関し、特に、トレンチ分配領域
を有する半導体装置に関する。
を有する半導体装置に関する。
［従来の技術］
従来のトレンチ分離構造を有する半導体装置について第
３図（ａ）および（ｂ）を参照して説明する。第３図（
ａ）に示すように、Ｐ型シリコン基板３０１上には、Ｎ
型エピタキシャル層３０３が形成されており、素子領域
はトレンチによって他から分離されている。トレンチは
、エピタキシャル層３０３より深く溝を形成し、その内
壁含酸化膜で被覆した後講内を多結晶シリコン３１７で
充填して形成したものである。素子領域内には、高濃度
Ｎ型埋込み層３０２が形成され、埋込み層３０２上のエ
ピタキシャル層３０３内には、ベース領域３０９、エミ
ッタ領域３１０およびコレクタ取出し領域３１１が形成
されており、これら各領域には、酸化膜３０４に形成さ
れたコンタクト孔を介してアルミニウム電極３１２が接
触している。また、第３図（ｂ）に示すものでは、素子
領域以外の領域すなわち、フィールド領域にＬＯＣＯ８
技術を用いて１．０〜１．５μｍ程度の酸化膜３０３を
形成している。
３図（ａ）および（ｂ）を参照して説明する。第３図（
ａ）に示すように、Ｐ型シリコン基板３０１上には、Ｎ
型エピタキシャル層３０３が形成されており、素子領域
はトレンチによって他から分離されている。トレンチは
、エピタキシャル層３０３より深く溝を形成し、その内
壁含酸化膜で被覆した後講内を多結晶シリコン３１７で
充填して形成したものである。素子領域内には、高濃度
Ｎ型埋込み層３０２が形成され、埋込み層３０２上のエ
ピタキシャル層３０３内には、ベース領域３０９、エミ
ッタ領域３１０およびコレクタ取出し領域３１１が形成
されており、これら各領域には、酸化膜３０４に形成さ
れたコンタクト孔を介してアルミニウム電極３１２が接
触している。また、第３図（ｂ）に示すものでは、素子
領域以外の領域すなわち、フィールド領域にＬＯＣＯ８
技術を用いて１．０〜１．５μｍ程度の酸化膜３０３を
形成している。
［発明が解決しようとする問題点］
上述した第３図（ａ）に示した従来の絶縁分離構造では
、素子領域以外の領域の絶縁分離を行っていないので、
配線とエピタキシャル層間の寄生容量や寄生ＭＯＳトラ
ンジスタ効果を低減することが困難である。また、ＬＯ
ＧＯＳ技術と組み合わせた第３図（ｂ）の場合では、寄
生効果は低減するものの、ＬＯＣＯ３法による酸化膜３
１８のバーズ・ピークがトレンチ溝と接触しないように
その間に２〜３μｍ程度の間隔を設ける必要があるので
、この構造は微細化には適さないものである。
、素子領域以外の領域の絶縁分離を行っていないので、
配線とエピタキシャル層間の寄生容量や寄生ＭＯＳトラ
ンジスタ効果を低減することが困難である。また、ＬＯ
ＧＯＳ技術と組み合わせた第３図（ｂ）の場合では、寄
生効果は低減するものの、ＬＯＣＯ３法による酸化膜３
１８のバーズ・ピークがトレンチ溝と接触しないように
その間に２〜３μｍ程度の間隔を設ける必要があるので
、この構造は微細化には適さないものである。
［問題点を解決するための手段］
本発明の半導体装置は、半導体基板上のフィールド領域
において、深さの異なる溝を交互に隣接して設け、それ
ぞれの溝を酸化物あるいはポリシリコン等の充填材で充
填して素子分離を行っている。
において、深さの異なる溝を交互に隣接して設け、それ
ぞれの溝を酸化物あるいはポリシリコン等の充填材で充
填して素子分離を行っている。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ｇ）は、本発明の一実施例を示す一部断面斜視
図である。同図において、１０１はＰ型シリコン基板、
１０２は高濃度Ｎ型埋込み層、１０３はＮ型エピタキシ
ャル層、１０４は酸化膜、１０６は深く埋め込んだ酸化
膜、１０８は浅く埋め込んだ酸化膜、１０９はベース領
域、１１０はエミッタ領域、１１１はコレクタ取出し領
域、１１２はアルミニウム電極である。
図である。同図において、１０１はＰ型シリコン基板、
１０２は高濃度Ｎ型埋込み層、１０３はＮ型エピタキシ
ャル層、１０４は酸化膜、１０６は深く埋め込んだ酸化
膜、１０８は浅く埋め込んだ酸化膜、１０９はベース領
域、１１０はエミッタ領域、１１１はコレクタ取出し領
域、１１２はアルミニウム電極である。
次に、第１図（ａ）〜（ｆ）を参照してこの実施例の形
成方法について説明する。まず、Ｐ型シリコン基板１０
１上に高濃度Ｎ型埋込み層１０２を形成し、Ｎ型エピタ
キシャル層１０３を成長させ、その表面に膜厚１０００
〜５０００人程度の酸化膜１０４ａを形成する［第１図
（ａ）］、次いで、フォトレジストをマスクに用い、シ
リコン基板に深い溝１０５を異方性ドライエツチングに
ｉり形成する。この溝の深さはエピタキシャル層１０３
の約２倍程度が望ましい。また、溝の幅は１．０〜１．
５μｍ、素子領域以外での溝の間隔も１．０〜１．５μ
ｍ程度にする［第１図（ｂ）コ。続いて、ＣＶＤ法によ
り酸化膜１０６を堆積し、これをエッチ・バックして酸
化膜１０６を溝に埋め込む［第１図（ｃ）］。次に、素
子領域にフォトレジスト１０７を選択的に形成し［第１
図（ｄ）］、シリコンに等友釣なドライエッチを施す。
成方法について説明する。まず、Ｐ型シリコン基板１０
１上に高濃度Ｎ型埋込み層１０２を形成し、Ｎ型エピタ
キシャル層１０３を成長させ、その表面に膜厚１０００
〜５０００人程度の酸化膜１０４ａを形成する［第１図
（ａ）］、次いで、フォトレジストをマスクに用い、シ
リコン基板に深い溝１０５を異方性ドライエツチングに
ｉり形成する。この溝の深さはエピタキシャル層１０３
の約２倍程度が望ましい。また、溝の幅は１．０〜１．
５μｍ、素子領域以外での溝の間隔も１．０〜１．５μ
ｍ程度にする［第１図（ｂ）コ。続いて、ＣＶＤ法によ
り酸化膜１０６を堆積し、これをエッチ・バックして酸
化膜１０６を溝に埋め込む［第１図（ｃ）］。次に、素
子領域にフォトレジスト１０７を選択的に形成し［第１
図（ｄ）］、シリコンに等友釣なドライエッチを施す。
この時のエツチング深さは１．０〜１．５μｍ程度が最
適である。エツチング後、フォトレジスト１０７を除去
する［第１図（ｅ）］、次に、上記した方法と同様の方
法で、浅い溝に酸化膜１０８を形成する［第１図（ｆ）
］、最後に、素子領域にベース領域１０９、エミッタ領
域１１０、コレクタ取出し領域１１１、アルミニウム電
極１１２を形成して、第１図（ｇ）に示す半導体装置の
製造を完了する。
適である。エツチング後、フォトレジスト１０７を除去
する［第１図（ｅ）］、次に、上記した方法と同様の方
法で、浅い溝に酸化膜１０８を形成する［第１図（ｆ）
］、最後に、素子領域にベース領域１０９、エミッタ領
域１１０、コレクタ取出し領域１１１、アルミニウム電
極１１２を形成して、第１図（ｇ）に示す半導体装置の
製造を完了する。
上記のように深い溝をシリコンとはエツチング性の異な
る材料によって充填した場合には、浅い溝は自己整合的
に形成することができる。上記実施例では、浅い溝にも
酸化物を充填していたが、これを多結晶シリコンに替え
てもよい、その場合には、浅い清の底面には酸化Ｍと形
成するのが望ましい。
る材料によって充填した場合には、浅い溝は自己整合的
に形成することができる。上記実施例では、浅い溝にも
酸化物を充填していたが、これを多結晶シリコンに替え
てもよい、その場合には、浅い清の底面には酸化Ｍと形
成するのが望ましい。
また、上記実施例では深い清を短冊状に形成していたが
、これを格子状に変更してもよい、さらに、上記実施例
におけるバイポーラ型素子をＭＯ８型素子に置き替える
こともできる。
、これを格子状に変更してもよい、さらに、上記実施例
におけるバイポーラ型素子をＭＯ８型素子に置き替える
こともできる。
次に、第２図を参照して本発明の他の実施例について説
明する。第２図（ａ）はこの実施例を示す平面図であり
、第２図（ｂ）〜（ｄ）は、それぞれ第２図（ａ）のＢ
−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線断面図であって、これ
らの図において、第１図の実施例の部分と共通する部分
には下２桁が共通する参照番号が付されている。この実
施例では、浅い溝が形成される領域の一部において拡散
抵抗と多結晶シリコン抵抗とが形成されている。
明する。第２図（ａ）はこの実施例を示す平面図であり
、第２図（ｂ）〜（ｄ）は、それぞれ第２図（ａ）のＢ
−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線断面図であって、これ
らの図において、第１図の実施例の部分と共通する部分
には下２桁が共通する参照番号が付されている。この実
施例では、浅い溝が形成される領域の一部において拡散
抵抗と多結晶シリコン抵抗とが形成されている。
拡散抵抗は、それを形成すべき部分のエピタキシャル層
２０３を浅い溝を形成する際にそのまま残じておきそこ
にＰ型拡散領域２１４を形成することによって形成した
ものであり、また、多結晶シリコン抵抗は、浅い溝の酸
化膜を一部除去してそこに多結晶シリコン層２１３を埋
め込むことによって形成したものである。多結晶シリコ
ン１２１３の上、下面には、それぞれ、酸化ＷＡ２１５
．２１６が形成されており、また、Ｐ型拡散領域２１４
の上面は酸化膜２１５で覆われている。
２０３を浅い溝を形成する際にそのまま残じておきそこ
にＰ型拡散領域２１４を形成することによって形成した
ものであり、また、多結晶シリコン抵抗は、浅い溝の酸
化膜を一部除去してそこに多結晶シリコン層２１３を埋
め込むことによって形成したものである。多結晶シリコ
ン１２１３の上、下面には、それぞれ、酸化ＷＡ２１５
．２１６が形成されており、また、Ｐ型拡散領域２１４
の上面は酸化膜２１５で覆われている。
この実施例では、フィールド領域に十分に厚い酸化膜を
形成しつつ、その一部の領域を用いて、寄生容量が少な
くかつ表面が平坦な抵抗を形成することができる。
形成しつつ、その一部の領域を用いて、寄生容量が少な
くかつ表面が平坦な抵抗を形成することができる。
［発明の効果］
以上説明したように、本発明は、フィールド領域内に深
い溝と浅い講とを交互に設け、それぞれの講を酸化物等
の充填材で充填したものであるので、本発明によれば、
配線によって生じる寄生ＭＯ８効果や寄生容量を低減す
ることができる。また、素子分離に伴う余分なマージン
を除去することができ、高集積化した半導体装置を実現
することができる。
い溝と浅い講とを交互に設け、それぞれの講を酸化物等
の充填材で充填したものであるので、本発明によれば、
配線によって生じる寄生ＭＯ８効果や寄生容量を低減す
ることができる。また、素子分離に伴う余分なマージン
を除去することができ、高集積化した半導体装置を実現
することができる。
第１図（ｇ＞は、本発明の一実施例を示す断面部を含む
斜視図、第１図（ａ）〜（ｆ）は、その製造工程段階を
示す断面図、第２図（ａ）は、本発明の他の実施例を示
す平面図、第２図（ｂ）〜（ｄ）は、それぞれ、第２図
（ａ）のＢ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線における断
面図、第３図（ａ＞、（ｂ）は、それぞれ、従来例を示
す断面図である。 １０１．２０１．３０１・・・Ｐ型シリコン基板、１０
２．２０２．３０２・・・高濃度Ｎ型埋込み層、１０３
．２０３．３０３・・・Ｎ型エピタキシャル層１０４．
１０４ａ、３０４ ・・・酸化膜、 １０５・・・溝、
１０６．２０６・・・酸化膜、 １０７・・・フォト
レジスト、 １０８．２０８・・・酸化膜、１０９．
３０９・・・ベース領域、 １１０．３１０・・・エミ
ッタ領域、 １１１．３１１・・・コレクタ取出し領
域、 １１２．２１２．３１２・・・アルミニヴム電極
、 ２１３・・・多結晶シリコン層、 ２１４・・・Ｐ
型拡散領域、 ２１５．２１６・・・酸化膜、３１７・
・・多結晶シリコン、 ３１８・・・酸化膜。
斜視図、第１図（ａ）〜（ｆ）は、その製造工程段階を
示す断面図、第２図（ａ）は、本発明の他の実施例を示
す平面図、第２図（ｂ）〜（ｄ）は、それぞれ、第２図
（ａ）のＢ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線における断
面図、第３図（ａ＞、（ｂ）は、それぞれ、従来例を示
す断面図である。 １０１．２０１．３０１・・・Ｐ型シリコン基板、１０
２．２０２．３０２・・・高濃度Ｎ型埋込み層、１０３
．２０３．３０３・・・Ｎ型エピタキシャル層１０４．
１０４ａ、３０４ ・・・酸化膜、 １０５・・・溝、
１０６．２０６・・・酸化膜、 １０７・・・フォト
レジスト、 １０８．２０８・・・酸化膜、１０９．
３０９・・・ベース領域、 １１０．３１０・・・エミ
ッタ領域、 １１１．３１１・・・コレクタ取出し領
域、 １１２．２１２．３１２・・・アルミニヴム電極
、 ２１３・・・多結晶シリコン層、 ２１４・・・Ｐ
型拡散領域、 ２１５．２１６・・・酸化膜、３１７・
・・多結晶シリコン、 ３１８・・・酸化膜。
Claims (2)
- （１）半導体基板の上のフィールド領域には深い溝と浅
い溝とが交互に形成され、それぞれの溝は充填材によっ
て充填されていることを特徴とする半導体装置。 - （２）深さの浅い溝の一部分は、充填材によって充填さ
れておらずその部分には受動素子が形成されていること
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094888A JP2870793B2 (ja) | 1989-04-14 | 1989-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094888A JP2870793B2 (ja) | 1989-04-14 | 1989-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02272745A true JPH02272745A (ja) | 1990-11-07 |
| JP2870793B2 JP2870793B2 (ja) | 1999-03-17 |
Family
ID=14122586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094888A Expired - Lifetime JP2870793B2 (ja) | 1989-04-14 | 1989-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870793B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844660A1 (en) * | 1996-11-26 | 1998-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US5949125A (en) * | 1995-04-06 | 1999-09-07 | Motorola, Inc. | Semiconductor device having field isolation with a mesa or mesas |
| JP2005303253A (ja) * | 2004-03-18 | 2005-10-27 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723239A (en) * | 1980-07-16 | 1982-02-06 | Toshiba Corp | Manufacture of semiconductor device |
| JPS60144961A (ja) * | 1984-01-04 | 1985-07-31 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-04-14 JP JP1094888A patent/JP2870793B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723239A (en) * | 1980-07-16 | 1982-02-06 | Toshiba Corp | Manufacture of semiconductor device |
| JPS60144961A (ja) * | 1984-01-04 | 1985-07-31 | Nec Corp | 半導体集積回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949125A (en) * | 1995-04-06 | 1999-09-07 | Motorola, Inc. | Semiconductor device having field isolation with a mesa or mesas |
| US6285066B1 (en) | 1995-04-06 | 2001-09-04 | Motorola, Inc. | Semiconductor device having field isolation |
| EP0844660A1 (en) * | 1996-11-26 | 1998-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6130139A (en) * | 1996-11-26 | 2000-10-10 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing trench-isolated semiconductor device |
| US6346736B1 (en) | 1996-11-26 | 2002-02-12 | Matsushita Electric Industrial Co., Ltd. | Trench isolated semiconductor device |
| JP2005303253A (ja) * | 2004-03-18 | 2005-10-27 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2870793B2 (ja) | 1999-03-17 |
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