JPH02273930A - 集積回路用電極パッド及びその製造方法 - Google Patents
集積回路用電極パッド及びその製造方法Info
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- JPH02273930A JPH02273930A JP1096933A JP9693389A JPH02273930A JP H02273930 A JPH02273930 A JP H02273930A JP 1096933 A JP1096933 A JP 1096933A JP 9693389 A JP9693389 A JP 9693389A JP H02273930 A JPH02273930 A JP H02273930A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、大曳８２集積回路チップをパッケージに組み
立てる際に不可欠な、チップ取り出しの集積回路用電極
バ・ノド（以下単に電極パッドという）及びその製造方
法に関し、チップ面積の有効利用と高密度な電）蛋バッ
ドの配置手法及び高信頼化技術に応用される。また、プ
ロセスラインの評価や、回路設計評価のためのプローブ
測定を目的としたＴＥＧの設計に対しても利用できる。
立てる際に不可欠な、チップ取り出しの集積回路用電極
バ・ノド（以下単に電極パッドという）及びその製造方
法に関し、チップ面積の有効利用と高密度な電）蛋バッ
ドの配置手法及び高信頼化技術に応用される。また、プ
ロセスラインの評価や、回路設計評価のためのプローブ
測定を目的としたＴＥＧの設計に対しても利用できる。
（従来の技術）
通常、大規模集積回路の取り出し電極バンドの平面（１
或は、第６図に示すようになっている。すなわち、半導
体チップ１２全体の中で電極パッド１６はその中央に配
置された主回路パタン１７の周辺部に配置され、中央の
主回路パタン１７と配線１ｇで電気的に接続されている
０回路規模が増大すると、１チツプ当たりの取り出し電
極パッド数も増加する１頃向がある。電極パッド数を多
数搭載するには実行的なチップの周辺長を拡大しなくて
はならず、第２図の電極パッド拡大図に示すように、第
１図の点線の部分を千鳥状の配置形式をとって電極バン
ド数を増加させている。
或は、第６図に示すようになっている。すなわち、半導
体チップ１２全体の中で電極パッド１６はその中央に配
置された主回路パタン１７の周辺部に配置され、中央の
主回路パタン１７と配線１ｇで電気的に接続されている
０回路規模が増大すると、１チツプ当たりの取り出し電
極パッド数も増加する１頃向がある。電極パッド数を多
数搭載するには実行的なチップの周辺長を拡大しなくて
はならず、第２図の電極パッド拡大図に示すように、第
１図の点線の部分を千鳥状の配置形式をとって電極バン
ド数を増加させている。
電極バンド数６を周辺部に配置する理由は、ボンディン
グワイヤの引出しを容易にするためと、ボンディング時
のストレスにより回路性能の劣化を避けるためである。
グワイヤの引出しを容易にするためと、ボンディング時
のストレスにより回路性能の劣化を避けるためである。
最近は、実装パッケージの薄層化を目的として、ボンデ
ィングワイヤを使わないＴＡＢ （Ｔａｐｅ Ａｕｔｏ
ｓ＋ａｔｅｄ Ｂｏｎｄｉｎｇ）方式が採用されつつあ
る。これは、バンプを介してチップとパッケージ部分を
接続するもので、２００ピン以上の多数ピンの組立に優
れている。
ィングワイヤを使わないＴＡＢ （Ｔａｐｅ Ａｕｔｏ
ｓ＋ａｔｅｄ Ｂｏｎｄｉｎｇ）方式が採用されつつあ
る。これは、バンプを介してチップとパッケージ部分を
接続するもので、２００ピン以上の多数ピンの組立に優
れている。
従来の２ＷＩ配腺技術を用いた電極パッド部分の断面構
造は、第８図あるいは第９図のような絶縁膜と導電膜の
多１０ｍ成となっている。以下、その構成を概説する。
造は、第８図あるいは第９図のような絶縁膜と導電膜の
多１０ｍ成となっている。以下、その構成を概説する。
第８図において、５１等の半導体基板ｌの上には、ＬＯ
ＧＯ３分離のような比較的厚いＳｔ酸化膜の絶縁体２と
その上にＣＶＤ法等で堆積した絶縁膜３゛がある。導電
体６°、絶縁膜７°。
ＧＯ３分離のような比較的厚いＳｔ酸化膜の絶縁体２と
その上にＣＶＤ法等で堆積した絶縁膜３゛がある。導電
体６°、絶縁膜７°。
導電膜８°及び絶縁膜１１’ は、それぞれ第１層の配
線パタン形成、層間絶し！膜堆積、第２層配線パタン形
成、表面保護膜形成とその窓パタン形成等と同時に作成
され、各々の措成嬰素に対応する。第９図も第８図とほ
ぼ同様の構成であるが、導電膜６゛が無い点のみ異なる
０以上は、２層配線構造の場合について示したが、３層
以上の多層配線構造であっても構成上の本質的な差異は
ない。
線パタン形成、層間絶し！膜堆積、第２層配線パタン形
成、表面保護膜形成とその窓パタン形成等と同時に作成
され、各々の措成嬰素に対応する。第９図も第８図とほ
ぼ同様の構成であるが、導電膜６゛が無い点のみ異なる
０以上は、２層配線構造の場合について示したが、３層
以上の多層配線構造であっても構成上の本質的な差異は
ない。
（発明が解決しようとする課Ｂ）
上述した従来の千鳥状の電極パッドの平面的配置では、
チップの全体に対する電極バッドの占める面積は広くな
るため、実効的な回路領域は制約を受ける。また、所定
の回路領域を確保しようとすれば、チップサイズが大き
くなり単位ウェーハから得られるチップの収率が下がる
ため、生産コストが上昇するという問題があった。
チップの全体に対する電極バッドの占める面積は広くな
るため、実効的な回路領域は制約を受ける。また、所定
の回路領域を確保しようとすれば、チップサイズが大き
くなり単位ウェーハから得られるチップの収率が下がる
ため、生産コストが上昇するという問題があった。
一方、従来の２層配線技術を用いて２重のパッド配置と
することも可能である。電極パッド１６を２層目の配線
層とし、その下を第１Ｎ目の配線層で潜らせ、スルーホ
ールで電極パッド１６．！＝ｔｌ続すれば良い、しかし
、この方法は、ボンディング時あるいはブロービング時
にボングーのウェッジあるいは針がクロスアンダ一部分
の層間膜を破損し、ＩＮ目の配線層の断線またはショー
トの問題を発生させる恐れがあって現実的ではなかった
。
することも可能である。電極パッド１６を２層目の配線
層とし、その下を第１Ｎ目の配線層で潜らせ、スルーホ
ールで電極パッド１６．！＝ｔｌ続すれば良い、しかし
、この方法は、ボンディング時あるいはブロービング時
にボングーのウェッジあるいは針がクロスアンダ一部分
の層間膜を破損し、ＩＮ目の配線層の断線またはショー
トの問題を発生させる恐れがあって現実的ではなかった
。
これは、バンブ方式のボンディング技術の場合でも同様
であった。Ｎ間膜破損という問題を解決するために、ポ
リイミド等の比較的厚い膜厚の高分子材料を層間膜に用
いた電極パッドの構成も考えられるが、既存のプロセス
とは異なる材料とその加工方法が加わるため、製造工程
を大幅に変更しなくてはならぬという問題があった。
であった。Ｎ間膜破損という問題を解決するために、ポ
リイミド等の比較的厚い膜厚の高分子材料を層間膜に用
いた電極パッドの構成も考えられるが、既存のプロセス
とは異なる材料とその加工方法が加わるため、製造工程
を大幅に変更しなくてはならぬという問題があった。
本発明は上記問題点を解決するため、パターンニングス
ルーボールを介して２層配線を可能とした集積回路用電
極パッド及びその製造方法を提供することを目的とする
。
ルーボールを介して２層配線を可能とした集積回路用電
極パッド及びその製造方法を提供することを目的とする
。
（課題を解決するための手段）
本発明は上記の目的を達成するために、半導体基板上と
絶縁体との面に第１の絶縁膜を形成し、前記第１の絶縁
膜に導電体の膜厚の２倍以下の幅を有する溝を形成し、
前記溝内に導電体が埋めこまれ、さらに、外部に取り出
さない導電体と導電膜とは第２の絶縁膜で電気的に隔て
られ、外部に取り出す導電体と導電膜とはパターンニン
グスルーホールに埋め込んだ導電膜を介して導電的に接
し、導電膜は外部取り出し用電極窓を有する第３の絶縁
膜で被覆されていることを特徴としたｍ 債回路用電掻
パッドを第１の要旨とし、 半導体基板とあらかじめ形成した分離領域のため絶縁体
との面に第１の絶縁膜の一部を、マスクを用いて選択的
に除去し溝を形成する工程と、前記選択除去領域を含む
第１の絶＆！膜の露出部分全体にｓ１ｉ膜を形成する工
程と、前記導電膜の溝部分を除く全ての部分をマスクレ
スで自己整合的に除去しＳ電体を形成する工程と、パタ
ーンニングスルーホールを有する第２の絶縁膜を形成す
る工程と、前記導電体及び第２の絶縁膜の表面に導電膜
を形成してマスクを用いてパタン形成をする工程と、前
記第２の絶縁膜及び導電股上に第３の絶縁膜を形成する
工程と、第３の絶縁膜を選択的に開口し、電気的接触を
とる工程とを含むことを特徴とした集積回路用電極パッ
ドの製造方法を第２の要旨とする。
絶縁体との面に第１の絶縁膜を形成し、前記第１の絶縁
膜に導電体の膜厚の２倍以下の幅を有する溝を形成し、
前記溝内に導電体が埋めこまれ、さらに、外部に取り出
さない導電体と導電膜とは第２の絶縁膜で電気的に隔て
られ、外部に取り出す導電体と導電膜とはパターンニン
グスルーホールに埋め込んだ導電膜を介して導電的に接
し、導電膜は外部取り出し用電極窓を有する第３の絶縁
膜で被覆されていることを特徴としたｍ 債回路用電掻
パッドを第１の要旨とし、 半導体基板とあらかじめ形成した分離領域のため絶縁体
との面に第１の絶縁膜の一部を、マスクを用いて選択的
に除去し溝を形成する工程と、前記選択除去領域を含む
第１の絶＆！膜の露出部分全体にｓ１ｉ膜を形成する工
程と、前記導電膜の溝部分を除く全ての部分をマスクレ
スで自己整合的に除去しＳ電体を形成する工程と、パタ
ーンニングスルーホールを有する第２の絶縁膜を形成す
る工程と、前記導電体及び第２の絶縁膜の表面に導電膜
を形成してマスクを用いてパタン形成をする工程と、前
記第２の絶縁膜及び導電股上に第３の絶縁膜を形成する
工程と、第３の絶縁膜を選択的に開口し、電気的接触を
とる工程とを含むことを特徴とした集積回路用電極パッ
ドの製造方法を第２の要旨とする。
（実施例）
以下に本発明の実施例を図面を用いて説明する。
なお、実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で種々の変更あるいは改良を行いうること
は言うまでもない。
脱しない範囲で種々の変更あるいは改良を行いうること
は言うまでもない。
第１図（ａ）〜（ｅ）は本発明の構造を実現するための
加工フローを示し、電極バンドの拡大断面図を示したも
ので、加工順にその製造方法を説明する。
加工フローを示し、電極バンドの拡大断面図を示したも
ので、加工順にその製造方法を説明する。
なお、この実施例は実際のＬＳＩ製造工程と対応させた
構造を主体に説明している。
構造を主体に説明している。
まず、第１図（ａ）の工程で、半導体基板１上のＬＯＣ
Ｏ３のような比較的厚い酸化膜（１，０〜２ｎ）からな
る分離領域の絶縁体２を形成し、その上にＣＶＤ法等で
第１の絶縁膜３を被覆する。第１図（ｂ）の工程では、
￥−導導体基板色電気的接触を取るため第１の絶縁膜３
にコンタクト穴４を開けると同時に、第１の絶縁ｌＩ２
３の膜厚を貫通し、かつ絶縁体２の部分にやや進入する
程度の深さの溝５を形成する。なお、コンタクト穴４は
本発明の構造に直接関係しないが実際のトランジスタ構
造と対応させ易いように参考として加えた。これは、ト
ランジスタのソースあるいはドレイン接合領域に対応す
る。続いて、第１図（Ｃ）の工程で導電体６をスパッタ
法あるいはＣＶＤ法等により堆積し、溝５の部分を全て
導電体６で埋める。
Ｏ３のような比較的厚い酸化膜（１，０〜２ｎ）からな
る分離領域の絶縁体２を形成し、その上にＣＶＤ法等で
第１の絶縁膜３を被覆する。第１図（ｂ）の工程では、
￥−導導体基板色電気的接触を取るため第１の絶縁膜３
にコンタクト穴４を開けると同時に、第１の絶縁ｌＩ２
３の膜厚を貫通し、かつ絶縁体２の部分にやや進入する
程度の深さの溝５を形成する。なお、コンタクト穴４は
本発明の構造に直接関係しないが実際のトランジスタ構
造と対応させ易いように参考として加えた。これは、ト
ランジスタのソースあるいはドレイン接合領域に対応す
る。続いて、第１図（Ｃ）の工程で導電体６をスパッタ
法あるいはＣＶＤ法等により堆積し、溝５の部分を全て
導電体６で埋める。
ここで、第１図（′ｂ）の工程で絶縁体２に掘り込むｉ
Ｍ５の深さは、特に厳密な制限はないが半導体基板１と
の電気的耐圧の低下や遊客量の増大を考慮し、少なくと
も絶縁体２の膜厚の１０％以下とする。
Ｍ５の深さは、特に厳密な制限はないが半導体基板１と
の電気的耐圧の低下や遊客量の増大を考慮し、少なくと
も絶縁体２の膜厚の１０％以下とする。
また、溝５の幅は満５の上に堆積する導電体の膜厚の２
倍以下としたが、これは満５に堆積した導電体の断面形
状と関係する。すなわち、溝５の側壁の垂直部分に付着
する膜厚が平坦部分に比べ薄い場合には、凹型となり、
垂直と平坦部分が同程度では、溝全体が埋められる。凹
型の場合には、後述する第５図の導電体１５のような溝
の側壁部にのみ付着した導電体が存在する形状となる。
倍以下としたが、これは満５に堆積した導電体の断面形
状と関係する。すなわち、溝５の側壁の垂直部分に付着
する膜厚が平坦部分に比べ薄い場合には、凹型となり、
垂直と平坦部分が同程度では、溝全体が埋められる。凹
型の場合には、後述する第５図の導電体１５のような溝
の側壁部にのみ付着した導電体が存在する形状となる。
導電体６の膜厚に対する相対的溝５の幅は、使用する目
的によって定める０例えば、ボンディング用の電極パッ
ドに対してはボンディングウェッジのサイズやボンディ
ングワイヤの径の寸法、〜２５１以下にする。また、プ
ローブ測定のだめの電極パッドでは、プローブの先端の
径、〜２μｌ以下にする。
的によって定める０例えば、ボンディング用の電極パッ
ドに対してはボンディングウェッジのサイズやボンディ
ングワイヤの径の寸法、〜２５１以下にする。また、プ
ローブ測定のだめの電極パッドでは、プローブの先端の
径、〜２μｌ以下にする。
この寸法の制限は、ボンディングウェッジやプローブが
溝５の内部に進入して導電体を破損することを防止する
ためである０通常、第１１の配線層の１は、１１以下で
あるから、上記の条件は常に満たされていることになる
。溝５の幅が大き過ぎると上記の溝５へのプローブ進入
の問題の他に、通電するだめの実効的な配線断面積が減
少すると言う問題がある。
溝５の内部に進入して導電体を破損することを防止する
ためである０通常、第１１の配線層の１は、１１以下で
あるから、上記の条件は常に満たされていることになる
。溝５の幅が大き過ぎると上記の溝５へのプローブ進入
の問題の他に、通電するだめの実効的な配線断面積が減
少すると言う問題がある。
第１図（Ｃ）の工程では導電体６の内、半導体基板１か
ら電気的接触を取ろうとする領域であるコンタクト穴４
の部分を除いた残りを、セルファラインによる方向性の
ドライエツチング法で除去する。
ら電気的接触を取ろうとする領域であるコンタクト穴４
の部分を除いた残りを、セルファラインによる方向性の
ドライエツチング法で除去する。
次に、溝５の部分の加工形状を主として説明する。導電
体６のエッチ世は、堆積した！厚相当を上回る程度を一
つの目安とする。エッチにより溝５の部分には、第１図
（ｄ）の導電体６または第５図の導電体１５のような導
電体部分が残る。
体６のエッチ世は、堆積した！厚相当を上回る程度を一
つの目安とする。エッチにより溝５の部分には、第１図
（ｄ）の導電体６または第５図の導電体１５のような導
電体部分が残る。
さらに、第１図（ｄ）の工程において、第２の絶縁膜７
を堆積した後、続いて、第１図（ｅ）の工程で導電膜８
を堆積してバターニングをする。さらに、パッジベージ
ランのための第３の絶縁膜９の堆積と電極取り出しのた
めの窓１０を開は完成する。
を堆積した後、続いて、第１図（ｅ）の工程で導電膜８
を堆積してバターニングをする。さらに、パッジベージ
ランのための第３の絶縁膜９の堆積と電極取り出しのた
めの窓１０を開は完成する。
なお、導電体６と導電膜８との電気接続を取る場合は、
第２の絶縁膜７にパターンニングスルーホール１１を開
ける。このパターンニングスルーホール１１は導電膜８
を例えば、バイアススパッタ装置を用いて容易に導電体
を埋め込むことができる。
第２の絶縁膜７にパターンニングスルーホール１１を開
ける。このパターンニングスルーホール１１は導電膜８
を例えば、バイアススパッタ装置を用いて容易に導電体
を埋め込むことができる。
以上の工程内容から明らかなように、ＬＯＣＯ３上に形
成した溝部分の加工を除いて他は全て従来の配線工程と
何ら異なる点は無い、すなわち、電極バンド部分のマス
クパクンをわずかに変更するのみで、本ｔｉ造が容易に
実現可能なことを示した０本発明の構造を実現するため
の膜堆積方法あるいはエツチング手段は、必ずしも上記
の例にのみ限定されることは無く、種々の加工法が適用
出来ることはいうまでもない。
成した溝部分の加工を除いて他は全て従来の配線工程と
何ら異なる点は無い、すなわち、電極バンド部分のマス
クパクンをわずかに変更するのみで、本ｔｉ造が容易に
実現可能なことを示した０本発明の構造を実現するため
の膜堆積方法あるいはエツチング手段は、必ずしも上記
の例にのみ限定されることは無く、種々の加工法が適用
出来ることはいうまでもない。
第２図は本発明の１１極パツドを適用した半導体チップ
の平面図、第３図（ａ）及びｂ）は第１図の一部拡大の
平面及び断面図を示したものである。半導体チップ１２
の外周に沿って電極パッド１３が設けられ、導電体６は
パターンニングスルーホール１１を介して導電的に外部
に取り出される。
の平面図、第３図（ａ）及びｂ）は第１図の一部拡大の
平面及び断面図を示したものである。半導体チップ１２
の外周に沿って電極パッド１３が設けられ、導電体６は
パターンニングスルーホール１１を介して導電的に外部
に取り出される。
なお、１つの電極パッド１３の下を通す導電体６゜の１
本当たりの溝５の本数ｎは、通電する電流容量や基板と
の浮遊容量で決め、多（の電流が必要な場合は本数を増
やし、容量が大きくてスピードが問題となる場合には本
数を少なくすると良い。
本当たりの溝５の本数ｎは、通電する電流容量や基板と
の浮遊容量で決め、多（の電流が必要な場合は本数を増
やし、容量が大きくてスピードが問題となる場合には本
数を少なくすると良い。
特に低電流用には、＠壁部に堆積した導電膜を利用する
と浮遊容量を極めて小さく出来る。
と浮遊容量を極めて小さく出来る。
第４図と第５図は、電極バンドにボンディングワイヤ１
４を接続した場合の断面構造を示したもので、導電体６
が絶縁体２及び第１の絶縁膜３中に埋め込まれ、導電体
６が平坦化されてボンディング時に下地を破損する恐れ
の無いことが分かる。
４を接続した場合の断面構造を示したもので、導電体６
が絶縁体２及び第１の絶縁膜３中に埋め込まれ、導電体
６が平坦化されてボンディング時に下地を破損する恐れ
の無いことが分かる。
本発明は、ＬＯＧＯ５酸化股上を１足り込むため、基板
との浮遊容量増大の心配が挙げられる。しかし、電極パ
ッドとの交差する接合面積は、配線幅が１ ｐｍ以下と
狭いため、全体としての実用上の悪影響はない。
との浮遊容量増大の心配が挙げられる。しかし、電極パ
ッドとの交差する接合面積は、配線幅が１ ｐｍ以下と
狭いため、全体としての実用上の悪影響はない。
（発明の効果）
以上説明したように、本発明の電極パッドは半導体基板
上と絶縁体との面に第１の絶縁膜を形成し、前記第１の
絶縁膜に導電体の膜厚の２倍以下の幅を有する溝を形成
し、前記溝内に導電体が埋めこまれ、さらに、外部に取
り出さない導電体と導電膜とは第２の絶縁膜で電気的に
隔てられ、外部に取り出す導電体と導電膜とはパターン
ニングスルーホールに埋め込んだ導電膜を介して導電的
に接し、導電膜は外部取り出し用電極窓を有する第３の
絶縁膜で被覆されていることにより、電極パッドの下の
埋め込み配線層に及ぼすボンディング時のストレスの影
響が小さいため、層間膜破損によるトラブルが少なくチ
ップの周辺部のみならず任意の場所にパッドを設けるこ
とができるこれは、ＴＡＢｖ７ｉ立方式に於いてチップ
の設計の自由度を大幅に拡大するものである。
上と絶縁体との面に第１の絶縁膜を形成し、前記第１の
絶縁膜に導電体の膜厚の２倍以下の幅を有する溝を形成
し、前記溝内に導電体が埋めこまれ、さらに、外部に取
り出さない導電体と導電膜とは第２の絶縁膜で電気的に
隔てられ、外部に取り出す導電体と導電膜とはパターン
ニングスルーホールに埋め込んだ導電膜を介して導電的
に接し、導電膜は外部取り出し用電極窓を有する第３の
絶縁膜で被覆されていることにより、電極パッドの下の
埋め込み配線層に及ぼすボンディング時のストレスの影
響が小さいため、層間膜破損によるトラブルが少なくチ
ップの周辺部のみならず任意の場所にパッドを設けるこ
とができるこれは、ＴＡＢｖ７ｉ立方式に於いてチップ
の設計の自由度を大幅に拡大するものである。
また、本発明の製造方法は半導体基板とあらかじめ形成
した分離領域のため絶縁体との面に第１の絶１ｊ Ｉｌ
ｉの一部を、マスクを用いて選択的に除去し溝を形成す
る工程と、前記選択除去領域を含む第１の絶縁膜のｎ山
部分全体に導Ｔ４膜を形成する工程と、前記導電膜の溝
部分を除く全ての部分をマスクレスで自己整合的に除去
し導電体を形成する工程と、パターンニングスルーホー
ルを有する第２の絶縁膜を形成する工程と、前記導電体
及び第２の絶縁膜の表面に導電膜を形成してマスクを用
いてパタン形成をする工程と、前記第２の絶縁膜及び導
１！膜上に第３のｖ７Ａ縁膜を形成する工程と、第３の
絶縁膜を選択的に開口し、電気的接触をとる工程とを含
むことにより、既存の大規模集積回路プロセスを何ら変
更させることなく、単にマスクパタンレイアウトに手を
加えるだけで実現可能である セルファライン加工の採用で、ホト工程での合わせ誤差
変動の影響を受けず常に安定した製造ができるため、検
査が不要でかつ高品質な製品が期待できる。
した分離領域のため絶縁体との面に第１の絶１ｊ Ｉｌ
ｉの一部を、マスクを用いて選択的に除去し溝を形成す
る工程と、前記選択除去領域を含む第１の絶縁膜のｎ山
部分全体に導Ｔ４膜を形成する工程と、前記導電膜の溝
部分を除く全ての部分をマスクレスで自己整合的に除去
し導電体を形成する工程と、パターンニングスルーホー
ルを有する第２の絶縁膜を形成する工程と、前記導電体
及び第２の絶縁膜の表面に導電膜を形成してマスクを用
いてパタン形成をする工程と、前記第２の絶縁膜及び導
１！膜上に第３のｖ７Ａ縁膜を形成する工程と、第３の
絶縁膜を選択的に開口し、電気的接触をとる工程とを含
むことにより、既存の大規模集積回路プロセスを何ら変
更させることなく、単にマスクパタンレイアウトに手を
加えるだけで実現可能である セルファライン加工の採用で、ホト工程での合わせ誤差
変動の影響を受けず常に安定した製造ができるため、検
査が不要でかつ高品質な製品が期待できる。
特に、電極パッド配置の多重化が可能でチップ面積を有
効に活用でき、プロセスライン全体の生産性向上に貢献
する。
効に活用でき、プロセスライン全体の生産性向上に貢献
する。
第１図（ａ）〜（ｅ）は本発明の電極パッドの加工プロ
セスフローを説明する断面図、第２図は本発明の電極パ
ッドを適用した半導体チップの平面図、第３図（ａ）及
び（９）は第１図の一部拡大図の平面及び断面図、第４
図及び第５図は電極バンドにボンディングワイヤを接続
した例、第６図及び第７図は従来の１！極バツドを説明
する平面図及びその拡大図、第８図及び第９図は従来の
電極バッドの断面図である。 １・・・・半導体基板 ２・・・・絶縁体 ３・・・・第１の絶Ｉ！膜 ４・・・・コンタクト穴 ５・・・・溝 ６・・・・導電体 ７・・・・第２の絶縁膜 ３・・・・導′ｒ４膜 ９・・・・第３の絶縁膜 １０・・・・窓 １１・・・・パターンニングスルーホール１２・・・・
半導体チップ １３・・・・電極バンド １４・・・・ボンディングワイヤ １５・・・・導電体 第１図 （ｄ） １１・−・′ｆｔＪ極忠 （ｂ） （ｃ） 第 図 第７図 第 図 第 図
セスフローを説明する断面図、第２図は本発明の電極パ
ッドを適用した半導体チップの平面図、第３図（ａ）及
び（９）は第１図の一部拡大図の平面及び断面図、第４
図及び第５図は電極バンドにボンディングワイヤを接続
した例、第６図及び第７図は従来の１！極バツドを説明
する平面図及びその拡大図、第８図及び第９図は従来の
電極バッドの断面図である。 １・・・・半導体基板 ２・・・・絶縁体 ３・・・・第１の絶Ｉ！膜 ４・・・・コンタクト穴 ５・・・・溝 ６・・・・導電体 ７・・・・第２の絶縁膜 ３・・・・導′ｒ４膜 ９・・・・第３の絶縁膜 １０・・・・窓 １１・・・・パターンニングスルーホール１２・・・・
半導体チップ １３・・・・電極バンド １４・・・・ボンディングワイヤ １５・・・・導電体 第１図 （ｄ） １１・−・′ｆｔＪ極忠 （ｂ） （ｃ） 第 図 第７図 第 図 第 図
Claims (2)
- （１）半導体基板上と絶縁体との面に第１の絶縁膜を形
成し、前記第１の絶縁膜に導電体の膜厚の２倍以下の幅
を有する溝を形成し、前記溝内に導電体が埋めこまれ、
さらに、外部に取り出さない導電体と導電膜とは第２の
絶縁膜で電気的に隔てられ、外部に取り出す導電体と導
電膜とはパターンニングスルーホールに埋め込んだ導電
膜を介して導電的に接し、導電膜は外部取り出し用電極
窓を有する第３の絶縁膜で被覆されていることを特徴と
した集積回路用電極パッド。 - （２）半導体基板とあらかじめ形成した分離領域のため
絶縁体との面に第１の絶縁膜の一部を、マスクを用いて
選択的に除去し溝を形成する工程と、前記選択除去領域
を含む第１の絶縁膜の露出部分全体に導電膜を形成する
工程と、前記導電膜の溝部分を除く全ての部分をマスク
レスで自己整合的に除去し導電体を形成する工程と、パ
ターンニングスルーホールを有する第２の絶縁膜を形成
する工程と、前記導電体及び第２の絶縁膜の表面に導電
膜を形成してマスクを用いてパタン形成をする工程と、
前記第２の絶縁膜及び導電膜上に第３の絶縁膜を形成す
る工程と、第３の絶縁膜を選択的に開口し、電気的接触
をとる工程とを含むことを特徴とした集積回路用電極パ
ッドの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096933A JP2810945B2 (ja) | 1989-04-17 | 1989-04-17 | 集積回路用電極パッド及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096933A JP2810945B2 (ja) | 1989-04-17 | 1989-04-17 | 集積回路用電極パッド及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02273930A true JPH02273930A (ja) | 1990-11-08 |
| JP2810945B2 JP2810945B2 (ja) | 1998-10-15 |
Family
ID=14178143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096933A Expired - Fee Related JP2810945B2 (ja) | 1989-04-17 | 1989-04-17 | 集積回路用電極パッド及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810945B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10262962B2 (en) | 2015-09-03 | 2019-04-16 | Toshiba Memory Corporation | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612351A (ja) * | 1984-06-15 | 1986-01-08 | Hitachi Tobu Semiconductor Ltd | 半導体装置 |
| JPS61225836A (ja) * | 1985-03-29 | 1986-10-07 | Fujitsu Ltd | 半導体装置の配線製造方法 |
-
1989
- 1989-04-17 JP JP1096933A patent/JP2810945B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612351A (ja) * | 1984-06-15 | 1986-01-08 | Hitachi Tobu Semiconductor Ltd | 半導体装置 |
| JPS61225836A (ja) * | 1985-03-29 | 1986-10-07 | Fujitsu Ltd | 半導体装置の配線製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10262962B2 (en) | 2015-09-03 | 2019-04-16 | Toshiba Memory Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2810945B2 (ja) | 1998-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |