JPH02274079A - ビデオディスクプレーヤ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオディスクプレーヤの時間軸補正及び同
期信号処理に関するものである。

従来の技術 近年、ビデオディスクプレーヤはレーザービジョンやＶ
ＨＤなどの名称で製品化され普及している。特にビデオ
ディスクプレーヤにおいては時間軸補正回路により、偏
芯等で発生する高周波のジッタ成分を取り除かないと、
再生画面に色が着かないので、高性能で安価な時間軸補
正回路の導入が望まれている。近年では、メモリ等のデ
ィジタル素子が安価に入手できる等の理由によシ、ディ
ジタル遅延素子（ＦＩＦＯ）を用いた時間軸補正回路も
導入されている。

以下、図面を参照しながら上述した従来のビデオディＺ
クプレーヤの一例について説明する。

第４図は、従来例のビデオディスクプレーヤの構成を示
すブロック図である。図において１はビデオテ゛イヌク
、２はピックアップ、３は映像信号復調回路、４はＡ／
Ｄ変換器、５はディジタル遅延素子、６ばＤ／Ａ変換器
、７は端子、８は第１の同期分離回路、９は第１の水平
同期分離回路、１０は基準同期発生回路、１１は第１の
位相比較器、１２は第１のループフィルタ、１３はモー
タ駆動回路、１４はスピンドルモータ、１５は第２の同
期分離回路、１６は第２の水平同期分離回路、１７は第
２の位相比較器、１８は第２のループフィルタ、１９は
ＶＣＯ（電圧制御可変周波数発振回路）、２０は発振器
、２１は文字加算器である。

第５図は、従来例のビデオディスクプレーヤのディジタ
ル遅延素子の構成を示すブロック図である。図において
２２はデータ入力端子、２３はメモリアレイ、２４はゲ
ータ出力端子、２５は読みだしクロック入力端子、２６
は読みだしアドレスポインタ、２７は書き込みアドレス
ポインタ、２８は書き込みクロック入力端子である。

以上のように構成された従来のビデオディスクプレーヤ
について、以下にその動作の説明をする。

第４図において、ビデオディスク１に記録された信号を
ピックアップ２が電気信号に変換する。

ピックアップ２の出力は、映像信号復調回路３にヨリコ
ンポジットビデオ信号に復調される。復調されたコンポ
ジットビデオ信号は、Ａ／Ｄ変換器４で８ピツトのディ
ジクル信号に変換され、ディジタル遅延素子６に入力さ
れる。同時に、コンポジットビデオ信号は、第１の同期
分ＰＪ＠Ｊ路８に入力される。第１の同期分離回路８は
入力されたコンポジットビデオ信号よシ同期信号を分離
し、第１の水平同期分離回路９に入力する。第１の水平
同期分離回路９は、入力されたコンポジット同期信号よ
り、水平同期信号のみを抽出し第１の位相比較器１１に
入力する。第１の位相比較器１１のもう一方の入力には
、基準同期発生回路１０の出力が入力される。第１の位
相比較器１１の出力は、第１のループフィルタ１２に入
力され、第１のルプフィルタ１２の出力は、モータ駆動
回路１３に入力され、モータ駆動回路１３の出力でスピ
ンドルモータ１４が回転する。すなわち基準同期発生回
路１００発生信号と第１の水平同期分離回路９の出力の
位相が合うようにスピンドルモータ１４の回転数が制御
される。今、基準同期発生回路１０の発振周波数を、正
規のビデオ信号の水平走査周波数にしておけば、スピン
ドルモータ１４は、映像信号復調回路３の出力が、正規
のビデオ信号の周波数になるように制御される。しかし
、映像信号復調回路３の出力は、ビデオディスク１の偏
芯などによって、スピンドルモータ１４の制御だけでは
充分に取りきれない高周波のジッタ成分が含まれており
、そのままでは、テレビ受像器で再生できない。従って
、そのジッタ成分を取シ除くためにディジタル遅延素子
６が用いられる。

即ち、ディジタル遅延素子６から出力された信ｉ１．Ｄ
／Ａ変換器でコンポジットビデオ信号に変換され、第２
の同期分離回路１５に入力される。

第２の同期分Ｆ４回路１６は入力されたコンポジットビ
デオ信号より同期信号を分離し、第２の水平同期分離回
路１６に入力する。第２の水平同期分離回路１６は、入
力されたコンポジット同期信号よシ、水平同期信号のみ
を抽出し、第２の位相比較器１７に入力する。第２の位
相比較器１７のもう一方の入力には、基準同期発生Ｕｉ
Ｊ路１０の出力が入力される。第２の位相比較器１７の
出力は、第２のループフィルタ１８に入力され、第２の
ループフィルタ１８の出力は、ＶＣＯｌ　９の制御入力
として入力され、ｖＣｏ１９の発振周波数を変化させる
。ｖＣｏ１９の出力はディジタル遅延素子５の書き込み
クロックとして用いられる。発振器２０の出力は、ディ
ジタル遅延素子５の読みだしクロックとして用いられる
。従って、ディジタル遅延素子５では、入力された信号
は、ＶＣｏｌ９の発振周波数と発振器２ｏの発振周波数
の差に応じた時間の遅延を受は出力される。今、発振器
２ｏの発振周波数を正規のビデオ信号の水平走査信号の
正数倍にし、ＶＣｏｌ　９の発振周波数の中央値も発振
器２０の発振周波数にほぼ等しくなるように設定すれば
、基準同期発生回路１０の発生信号と第２の水平同期分
離回路１６の出力の位相が合うようにＶＣＯ１９が制御
される。ＶＣ○１９は純電気的にその制御特性が決定で
きるので高い周波数領域まで制御することが出来、従っ
てスピンドルモータ１４の制御で取りきれなかった高周
波のジッタを抑圧することが出来る。

従って、Ｄ／Ａ変換器６の出力は、そのままテレビ受像
器で再生する事が出来る。

更に、文字加算回路２１で再生画面上に再生画面のフレ
ーム番号等の情報を加算して端子７より出力する。その
ために、文字加算回路２１は文字情報を画面上で静止さ
せるだめのタイミング信号として、第２の同期分離回路
１５の出力を必要とする。即ち、テレビ画面上で文字を
表示する位置を決定するだめに、背景となるＤ／Ａ変換
器６の出力の水平および垂直同期信号に同期して文字情
報を発生し、加算するという動作を行うので、文字加算
回路には、第２の同期分Ｍ回路１６の出力が必要である
。

次に、ディジタル遅延素子６の動作を説明する。

第５図において、書き込みクロック入力端子２８には書
き込みクロック即ち、第４図における■ＣＯ１９の出力
が入力される。読みだしクロック入力端子２６には第４
図における発振器２０の出力が入力される。メモリアレ
イ２３は、８ピツトの入出力を持ち、書き込み、読みだ
しのアドレスを、独立に１ｂｌＪ御できる。書き込みア
ドレスポインタ２７は書き込みクロックを計数し、順次
インクリメントし、ある設定値に達するとリセットされ
る。

データ入力端子２２には、第４図におけるＡ／Ｄ変換器
４の出力が接続されており、その信号はメモリアレイ２
３の中の書き込みアドレスポインタ２７により指定され
るメモリセルに格納される。

データ出力端子２４は、第４図におけるＤ／Ａ変換器６
に接続されておシ、その信号にはメモリアレイ２３の中
の読みだしアドレスポインタ２６により指定されるメモ
リセルに格納されている情報が出力される。読みだしア
ドレスポインタ２６は読みだしクロックを計数し、順次
インクリメントし、ある設定値に達するとリセットされ
る。

今、書キ込みアドレスポインタ２７、及び読みだしアド
レスポインタ２６０両方のリセットされる設定値を等し
く入力ビデオ信号の１水平走査時間に該当する値とし、
更に、初期設定において書き込みアドレスポインタ２７
が動作し始めてから１／２水平走査時間経過した後に読
みだしアドレスポインタ２６が動作開始する様にすると
、それぞれのアドレスポインタの動作は第６図に示すよ
うになる。図において実線は、読みだしアドレスポイン
タ２６の値の変化を示し、破線は、書き込みアドレスポ
インタ２７の値の変化を示す。実際の両アドレヌポイン
タの値はディジタル値なので飛び飛びの値をとるが、こ
こでは見やすさを考慮して連続的に示しである。書き込
みクロックはＶＣＯ１９で発生されるクロックでありこ
れは、第２の位相比較器１７で検出された基準同期位相
に対する第２の水平同期分離回路１６の出力の同期誤差
に応じて周波数が変化している。一方読みだしり７ツク
は発振器２０が発振する一定周波数のクロックであるの
でこれによりディジタル遅延素子５において遅延時間を
制御でき、入力データル信号に含まれているシックを取
り除いて出ノＪする事ができる。初期設定において書き
込みアドレスポインタ２７が動作し始めてから１／２水
平走査時間経過した後に読みだしアドレスポインタ２６
が動作開始する様にするのは、必ず、データの書き込み
が読みだしの前に行われる様ビするためである。

発明が解決しようとする課題 しかしながら、この様な構成のビデオディスクプレーヤ
では、同期分離回路が２系統必要であり、回路が複雑化
し、安価なビデオディスクプレーヤの提供を妨げるとい
う欠点があった。

本発明は上記欠点に鑑みて、同期分離回路を１つしか持
たない安価なビデオディスクプレーヤを提供するもので
ある。

課題を解決するための手段 上記課題を解決するため、本発明のビデオデイ７クプレ
ーヤは、ビデオディスクに記録された信号を電気的信号
に変換するピックアップと、第１のクロック発生手段と
、第２のクロック発生手段と、ピンクアップ出力から映
像信号を復調する復調器と、復調器出力を、ディジタル
信号に変換するＡ／Ｄ変換器と、復調器出力から、同期
信号をディジタル信号として抽出する同期分離回路と、
前記Ａ／Ｄ変換器出力と同期分離回路出力とを第１のク
ロック発生手段出力に同期して入力し、遅延を与え、第
２のクロック発生手段出力に同期して出力するディジタ
ル遅延手段とを備える。

作　　　用 本発明では、上記した構成によυ、ディジタル遅延手段
の前で同期分離した信号をＡ／Ｄ変換器出力と共に、デ
ィジタル遅延手段に入力し、ディジタル遅延素子で、Ａ
／Ｄ変換器出力と同じ時間の遅延を受けだ同期信号をＤ
／Ａ変換器出力後の同期信号として用いる事によシ、同
期分離回路上１つしか持たない安価なビデオディスクプ
レーヤを提供する事が可能となる。

実施例 以下、本発明の一実施例の同期信号発生装置について、
図面を参照しながら説明する。

第１興は、本発明の一実施例のビデオディスクプレーヤ
の構成を示すブロック図である。図において３１はビデ
オデイヌク、３２はピックアップ、３３は映像信号復調
回路、３４はＡ／Ｄ変換器、３６はデインクル遅延素子
、３６はＤ／Ａ変換器、３７は端子、３８は同期分離回
路、３９は第１の水平同期分離回路、４０は基準同期発
生回路、４１は第１の位相比較器、４２は第１のループ
フィルタ、４３はモータ駆動回路、４４はスピンドルモ
ータ、４５は第２の水平同期分離回路、４６は第２の位
相比較器、４７は第２のループフィルタ、４８はＶＣＯ
（電圧制御可変周波数発振回路）、４９は発振器、５０
は文字加算器である。

第２図は、本発明の一実施例のビデオデイヌクプレーヤ
のディジタル遅延素子の構成を示すブロック図である。

図において６１はデータ入力端子、５２は同期信号入力
端子、６３はメモリアレイ、５４はデータ出力端子、６
５は同期信号出力端子、５６は読みだしクロック入力端
子、６７は読みだしアドレスポインタ、６８は害き込み
アドレスポインタ、６９は書き込みクロック入力端子で
ある。

以上のように構成された本発明の一実施例のビデオディ
スクプレーヤについて、以下にその動作の説明をする。

第１図において、ビデオディスク３１に記録された信号
をピックアップ３２が電気信号に変換する。ピックアッ
プ３２の出力は、映像信号復調回路３３によりコンポジ
ットビデオ信号に復調きれる。復調されたコンポジット
ビデオ信号は、Ａ／Ｄ変換器３４で８ビツトのディジタ
ル信号に変換され、ディジタル遅延素子３６に入力され
る。同時に、コンポジットビデオ信号は、同期分離回路
３８に入力される。同期分離回路３８は入力されたコン
ポジットビデオ信号より同期信号を分離し、第１の水平
同期分離回路３９に入力すると同時にディジタル遅延素
子３６にも入力する。第１の水平同期分離回路３９ば、
入力されたコンポンノド同期信号よシ、水平同期信号の
みを抽出し第１の位相比１鮫器４１に入力する。第１の
位相比較器４１のもう一方の入力には、基準同期発生回
路４０の出力が入力される。第１の位相比較器４１の出
力は、第１のループフィルタ４２に入力すれ、第１のル
ープフィルタ４２の出力は、モータ駆動回路４３に入力
され、モータ駆動回路４３の出力でスピンドルモータ４
４が回転する。すなわち基準同期発生回路４０の発生信
号と第１の水平同期分離回路３９の出力の位相が合うよ
うに７ピンドルモータ４４の回転数が制御される。今、
基準同期発生回路４０の発振周波数を、正規のビデオ信
号の水平走査周波数にしておけば、スピンドルモータ４
４は、映像信号復調回路３３の出力が、正規のビデオ信
号の周波数になるように制御される。

しかし、映像信号復調回路３３の出力は、ビデオディス
ク３１の偏芯などによって、スピンドルモータ４４の制
御だけでは充分に取りきれない高周波のシック成分が含
まれており、そのままでは、テレビ受像器で再生できな
い。従って、そのジッタ成分を取り除くためにディジタ
ル遅延素子３５が用いられる。

即ち、ディジタル遅延素子３５に入力された第１の同期
分離回路の出力と、Ａ／Ｄ変換器３４の出力は等しい遅
延を受はディジタル遅延素子３６より出力される。従っ
て、ディジタル遅延素子３６より出力されるディジタル
ビデオ信号と同期信号の時間関係は、ディジタル遅延素
子３５に入力される前のディジタルビデオ信号と同期信
号の時間関係が保たれている。出力されたディジタルビ
デオ信号はＤ／Ａ変換器３６でビデオ信号に変換される
ので、Ｄ／Ａ変換器３６の出力を同期分離した信号と、
ディジタル遅延素子３５の同期信号出力は、Ｄ／Ａ変換
器３６における遅延の有無のみが違うだけで等しいとい
う事ができる。この遅延はわずかのものであり無視する
事ができるので、本発明の一実施例では以後の同期信号
は、このディジタル遅延素子３６の同期信号出力を用い
る。ディジタル遅延素子３５の同期信号出力は第２の水
平同期分離回路４６に入力される。第２の水平同期分離
回路４５は、入力されたコンポジット同期信号より、水
平同期信号のみを抽出し、第２の位相比較器４６に入力
する。第２の位相比較器４６のもう一方の入力には、基
準同期発生回路４０の出力が入力される。第２の位相比
較器４６ノ出カバ、第２のループフィルタ４７に入力さ
れ、第２のループフィルタ４７の出力は、ＶＣ０４Ｂの
制御入力として入力され、ＶＣ０４８の発振周波数を変
化させる。ＶＣ０４Ｂの出力はディジタル遅延素子３６
の書き込みクロックとして用いられる。発振３Ｍ’４９
の出力は、ディジタル遅延素子３５の読みだしクロック
として用いられる。従って、ディジタル遅延素子３６で
は、入力された信号は、ＶＣ○４８の発振周波数と発振
器４９の発振周波数の差に応じた時間の遅延を受は出力
される。今、発振器４９の発振周波数を正規のビデオ信
号の水平走査信号の正数倍にし、ＶＣＯ４９の発振周波
数の中央値も発振器４９の発振周波数にほぼ等しくなる
ように設定すれば、基準同期発生回路４０の発生信号と
第２の水平同期分離回路４５の出力の位相が合うように
ＶＣ○４８が制御される。ＶＣ０４８は純電気的にその
制御特性が決定できるので高い周波数領域まで制御する
ことが出来、従ってスピンドルモータ４４の制御で取り
きれなかった高周波のジッタを抑圧することが出来る。

従って、Ｄ／Ａ変換器３６の出力は、そのままテレビ受
像器で再生する事が出来る。

更に、文字加算回路６ｏで再生画面上に再生画面のフレ
ーム番号等の情報を加算して端子３７よシ出力する。そ
のために、文字加算回路６０は文字情報を画面上で静止
させるためのタイミング信号として、ディジタル遅延素
子３５の同期信号出力を必要とする。即ち、テレビ画面
上で文字を表示する位置を決定するために、背景となる
Ｄ／Ａ変換器３６の出力の水平および垂直同期信号に同
期して文字情報を発生し、加算するという動作を行うの
で、文字加算回路には、ディジタル遅延素子３５の同期
信号出力が必要である。

次に、ディジタル遅延素子３６の動作を説明する。第２
図において、書き込みクロック入力端子６９には書き込
みクロック即ち、第１図におけるＶＣ０４８の出力が入
力される。読みだしクロック入力端子６６には第１図に
おける発振器４９の出力が入力される。メモリアレイ６
３は、９ビツトの人出力を持ち、書き込み、読みだしの
アドレスを、独立に制御できる。書き込みアドレスポイ
ンタ６８は書き込みクロックを計数し、順次インクリメ
ントし、ある設定値に達するとリセットされる。データ
入力端子６１には、第１図におけるＡ／Ｄ変換器４の出
力が接続されており、同期信号入力端子６２には、第１
図における第１の同期分離回路３８の出力が接続されて
いる。それらの信号はメモリアレイ６３の中の書き込み
アドレスポインタ６８により指定されるメモリセルに格
納される。データ出力端子５４は、第１図におけるＤ／
Ａ変換器３６に接続されており、同期信号出力端子５５
は、第１図における第２の同期分離回路４６と、文字加
算回路５０に接続されている。

それらの信号にはメモリアレイ２３の中の読みだしアド
レスポインタ５７によシ指定されるメモリセルに格納さ
れている情報が出力される。読みだしアドレスポインタ
６７は読みだしタロツクを計数し、順次インクリメント
し、ある設定値に達するとリセットされる。

今、書き込みアドレスポインタ５８、及び読みだしアド
レスポインタ６７の両方のリセットされる設定値を等し
く入力ビデオ信号の１水平走査時間に該当する値とし、
更に、初期設定において書キ込みアドレスポインタ６８
が動作し始めてから１／２水平走査時間経過した後に読
みだしアドレスポインタ６７が動作開始する様にすると
、それぞれのアドレスポインタの動作は第３図に示すよ
うになる。図において実線は、読みだしアドレスポイン
タ６７の値の変化を示し、破線は、書き込みアドレスポ
インタ６８の値の変化を示す。実際の両アドレスポイン
タの値はディジタル値なので飛び飛びの値をとるが、こ
こでは見やすさを考慮して連続的に示しである。書き込
みクロックはｖＣ０４８で発生されるクロックでありこ
れは、第２の位相比較器４６で検出された基準同期位相
に対する第２の水平同期分離回路４６の出力の同期誤差
に応じて周波数が変化している。一方読みたしクロック
は発振器４９が発振する一定周波数のクロックであるの
でこれによりディジクル遅延素子３５において遅延時間
を制御でき、入力データ信号に含まれているジッタを取
り除いて出力する事ができる。初期設定において書き込
みアドレスポインタ６８が動作し始めてから１／２水平
走査時間経過した後に読みだしアドレスポインタ５７が
動作開始する様にするのは、必ず、データの書き込みが
読みだしの前に行われる様にするためである。

以上のように本発明の一実施例では、ピックアップと映
像信号復調回路と、Ａ／Ｄ変換器と、ディジタル遅延素
子と、Ｄ／Ａ変換器と、端子と、第７１の同期分離回路
と、第１の水平同期分離回路と、基準同期発生回路と、
第１の位相比較器と、第１のループフィルタと、モータ
駆動回路ト、スピンドルモータと、第２の水平同期分離
回路と、第２の位相比較器と、第２のループフィルタと
、ＶＣＯと、発振器と、文字加算器とを備え、更に、デ
ィジタル遅延素子は、データ入力端子と、同期信号入力
端子と、メモリアレイと、データ出力端子と、同期信号
出力端子と、読みだしクロック入力端子と、読みだしア
ドレスポインタと、書き込みアドレスポインタと、書き
込みクロック入力端子を備える事によりディジタル遅延
手段の前で同期分離した信号をＡ／Ｄ変換器出力と共に
、ディジクル遅延手段に入力し、ディジタル遅延素子で
、Ａ／Ｄ変換器出力と同じ時間の遅延を受けだ同期信号
をｌ）／Ａ変変格高出力後同期信号として用いる事によ
り、同期分離回路を１つしか持たない安価なビデオディ
スクプレーヤを提供する事が可能となる。

なお、本発明の一実施例におけるディジタル遅延素子は
従来例のディジタル遅延素子にくらべて、入出力ビット
数が同期信号分だけ増加しており、そのためにメモリア
レイの容量は従来例より増加しているが、総合的な回路
規模としては、同期分離回路が１つ減ることの影響の方
が大きく、本発明の一実施例では従来例よりも安価なビ
デオデイヌクプレーヤを提供する事が可能である。また
、本発明の一実施例では、ディジクル遅延手段の制御を
フィードバック制御として説明したが、フィードフォワ
ード制御として用いることも可能である。

発明の効果 以上のように、本発明のビデオデイヌクプレーヤによる
と、ビデオディスクに記録された信号を電気的九信号に
変換するピックアンプと、第１のクロック発生手段と、
第２のクロック発生手段と、ピックアップ出力から映像
信号を復調する復調器と、復調器出力を、ディジタル信
号に変換するＡ／Ｄ変換器と、復調器出力から、同期信
号をディジタル信号として抽出する同期分離回路と、前
記Ａ　／　Ｄ　父換器出力と同期分離回路出力とを第１
のクロ１．り発生手段出力に同期して入力し、遅延を与
え、第２のクロック発生手段出力に同期して出力するデ
ィジタル遅延手段とを備えることにより、ディジタル遅
延手段の前で同期分離した信号をＡ／Ｄ変換器出力と共
に、ディジタル遅延手段に入力し、ディジタル遅延素子
で、Ａ／Ｄ変換器出力と同じ時間の遅延を受けた同期信
号をＤ／Ａ変換器出力後の同期信号として用いる事によ
り、同期分離回路を１つしか持たない安価なビデオディ
スクプレーヤを提供する事が可能となる。

【図面の簡単な説明】 第１図は本発明の一実施例のビデオディスクプレーヤ構
成を示すブロック図、第２図は本発明の−Ｖ施例のビデ
オディスクプレーヤのディジタル遅延素子の構成を示す
ブロック図、第３図は本発明の一実施例のビデオディス
クプレーヤのディジタル遅延素子の書き込みアドレスポ
インタと読みだしアドレスポインタの動作を示す線図、
第４図は従来例のビデオデイヌクプレーヤ構成を示すブ
ロック図、第５図は従来例のビデオディスクプレーヤの
ディジタル遅延素子の構成を示すブロック図、第６図は
従来例のビデオディスクプレーヤのディジタル遅延素子
の書き込みアドレスポインタと読みだしアドレスポイン
タの動作を示す線図である。 ３１・・・・・ビデオディスク、３２・・・・・ピック
アップ、３３・・・・・・映像信号復調回路、３４・・
・・Ａ／Ｄ変換器、３５・・・・・ディジタル遅延素子
、３６・・・・・・Ｄ／Ａ変換器、３７・・・・・・端
子、３８・・・・・・第１の同期分離回路、３９・・・
・・第１の水平同期分離回路、４０・・・・・・基準同
期発生回路、４１・・・・・・第１の位相ＩＩＢＬ　４
２・・・・・・第１のループフィルタ、４３・・・・モ
ータ駆動回路、４４・・・・・スピンドルモータ、４６
　・・・・第２の水平同期分離回路、４６・・・・・・
第２の位相比１咬器、４了・・・・・・第２のループフ
ィルタ、４８・・・・・・ＶＣｏ、４９・・・・・・発
振器、５ｏ・・・・・・文字加算器、５１・・・・デー
タ入力端子、６２・・・・・・同期信号入力端子、６３
・・・・・・メモリアレイ、５４・・・・・・データ出
力端子、６６・・・・・・同期信号出力端子、６６・・
・・読みだしクロック入力端子、５７・・・・・・読み
だしアドレスポインタ、６８・・・・・・書き込みアド
レスポインタ、５９・・・・・・書き込みクロック入力
端子。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名Ｓ／
−−−デーク入つ烏チ ５２−−−ｒｖｌＸＩＪイｔ、　号入２Ｓチ５４−　　
テータモオ瑞チ ｊ５−一一町期ｌ寞％出力癌チ ５乙−一一託〃出しクＴ７ｖり△カｍチ６クーーー陛み
志しアトしヌ六゛インタ、５’？−８＝込みりり、り入
力鵜チ ー＼、 第５図 埴

Claims (3)

【特許請求の範囲】
1. （１）ビデオディスクに記録された信号を電気的信号に
   変換するピックアップと、第１のクロック発生手段と、
   第２のクロック発生手段と、前記ピックアップ出力から
   映像信号を復調する復調器と、前記復調器出力を、ディ
   ジタル信号に変換するＡ／Ｄ変換器と、前記復調器出力
   から、同期信号をディジタル信号として抽出する同期分
   離回路と、前記Ａ／Ｄ変換器出力と前記同期分離回路出
   力とを前記第１のクロック発生手段出力に同期して入力
   し、遅延を与え、前記第２のクロック発生手段出力に同
   期して出力するディジタル遅延手段とを具備することを
   特徴とするビデオディスクプレーヤ。
2. （２）第１のクロック発生手段出力を、Ａ／Ｄ変換出力
   の同期信号の時間軸変動成分に応じて発振周波数を変化
   させる事を特徴とする請求項１記載のビデオディスクプ
   レーヤ。
3. （３）第１のクロック発生手段出力を、Ａ／Ｄ変換出力
   のカラーバースト信号の時間軸変動成分に応じて発振周
   波数を変化させる事を特徴とする請求項１記載のビデオ
   ディスクプレーヤ。