JPH02306775A - 輪郭補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、映像信号処理における輪郭補正回路に関する
。

〔従来の技術〕

最も簡便な輪郭補正回路としては、映像信号の２次微分
信号を原信号に重畳し、輪郭部を見かけ上急峻化する手
段が知られている。しかし、本手段は、輪郭部前後にプ
リシュート、ポストシュートのリンギングを生じるとい
う副作用を伴う。

上記副作用を伴わないようにするために、例えば、特開
昭６１−３３０７８では、１水平走査期間（ＩＨ）分の
容量を持つ電荷転送素子（ＣＣＤ）を用い、書き込みク
ロックを映像信号の２次微分成分に応じ変調し、読み出
しクロックを一定周波数とすることにより１輪郭部の立
上り時間を圧縮している。また、特開昭６３−４６８８
１では一定周波数のクロックでメモリの書き込みを行な
い。

読み出しクロックの位相を２次微分信号に応じ可変とし
、先の従来例と同様な効果を得ている。

〔発明が解決しようとする課題〕

クロックのタイミングを制御する技術には、例えば、Ｖ
ＴＲ（ビデオテープレコーダー）等の時間軸変動を補正
するＴＢＣ（タイムベースコレクタ）や、異なる映像信
号を同期結合するフレームシンクロナイザ等が知られて
いる。

先述の輪郭補正技術は、上記のＴＢＣ等との他技術との
組み合せは考慮されておらず、それぞれ独立なシステム
を構成すると回路規模が増大し、クロックのタイミング
制御という共通性を生かすことができなかった。

本発明の目的は、輪郭補正を行なうと同時にＴＢＣ等の
時間軸変換を行なうことにある。

〔課題を解決するための手段〕

上記目的を達成するために１本発明では映像信号をディ
ジタル化Ａ／Ｄ変換器、このディジタル信号を記憶する
メモリ、メモリ出力をアナログ信号に変換するＤ／Ａ変
換器と、入力映像信号に同期したメモリ書き込み用クロ
ックを生成する手段と、フリーラン発振或いは入力映像
信号を同期結合させようとする外部映像信号に同期した
クロックを生成する手段により時間軸変換を行なう。さ
らに、入力映像信号の輪郭情報を検出し、この情報をも
とに、上記書き込み或いは読み出しクロックのいずれか
の周期を局所的に変化させる手段を設けた。

〔作用〕

輪郭情報に応じて、輪郭部ではメモリへの書き込みクロ
ックの周期を非輪郭部に比べて長くする。

このようにしてメモリに書き込まれた信号を一定周期の
クロックで読み出すことにより、＠郭部のデータ感覚は
書き込み時に対して時間圧縮され、輪郭部の波形を急峻
にする輪郭補正効果を得る。

かつ、入力信号の時間変動に同期したクロックでメモリ
に書き込み、読み出しは、時間変動を持たないクロック
で行なうので、時間軸補正も同時に行なうことができる
。

また、逆に書き込みを一定周期のクロックで行ない、読
み出し時に輪郭部でクロックの周期を非輪郭部に対し短
くすることによっても、上記手段と同じ効果を得られる
。

〔実施例〕

以下、本発明の実施例を図を用いて説明する。

第１図は、本発明の第１の実施例のブロック図である。

図中、１はＡ／Ｄ変換器、２はメモリ、３はＤ／Ａ変換
器である。メモリ２は、書き込みと読み出しをそれぞれ
異なるクロックで行なうことが可能な、非同期方式のも
のとする（書き込みクロックＷＣＫ、読み出しクロック
ＲＣＫ）。４はメモリ２の書き込み制御パルスを発生す
る回路、５は同じく読み出し制御パルスを発生する回路
である。上記制御パルスはメモリの方式により異なるが
、本実施例では、ＦＩＦＯ（ファーストインファースト
アウト）方式で、書き込み及び読み出しタイミングを定
める、リセット信号、ＷＲＥＳ（書き込みリセット信号
）、ＲＲＥＳ　（読み出しリセット信号）により制御す
るものとする。勿論、アドレス指定方式でも以下に示す
効果を得ることはでき、この場合には、書き込み制御パ
ルス発生回路４．読み出し制御パルス発生回路５におい
て、アドレスを発生すればよい。６は水晶振動子であり
読み出しクロックを生成するものである。勿論発振器は
水晶発振器以外のものでもかまわない。

７は電圧制御発振器（ＶＣＯ）、８は位Ｆ＋１比較器で
あり、位相比較器８に読み出しクロックと■ＣＯ出力ク
ロックを入力する。これによりＰＬＬ（フェーズロック
ドループ）を構成し、書き込みクロックと読み出しタロ
ツクを同期させる。

９は微分回路であり、入力信号の変化分を取り出す、１
０は絶対値回路で上記信号の変化量の絶対値をとる。１
１は比較回路、１２は加算器。

１３はコンデンサ、１４は比較器の基準電位である。

ｖｃｏの発振周波数を制御する電圧は、位相比較回路徨
出力電圧（直流）に、入力信号の変化量に応じた電圧（
交流）を加えたものとなる。これにより、書き込みクロ
ックの周波数は平均すると読み出しクロックと同じであ
るが、局所的に周期の異なるクロックが得られる。

以下、本発明の動作の詳細について述べる。第２図は、
本発明の動作を示すタイミング図である。

（α）は入力信号、（ｂ）は入力信号を微分し、絶対値
をとったものであり、信号の輪郭を抽出した信号である
。但し比較器１２で所定のレベル以上の差がある場合の
みを輪郭部と判定する。この輪郭成分を反映した交流電
圧を重畳した制御電圧をｖＣｏ７に加えることにより、
発生するクロックの周期が輪郭部で変化する。制御電圧
が高くなるに従い、クロックの周期が長くなるようなり
ＣＯの構成とすると、クロックは（Ｑ）に示すようなも
のとなる（図中、クロックは立ち上り（或いは立ち下が
り）エツジのみを示す）、従って、入力信号（α）の黒
丸で示す点が、サンプリングされ、メモリ２へ書き込ま
れる。読み出しは、（ｄ）に示す一定周期のクロックで
行なう。これにより、読み出される信号は、（ｅ）に示
すような波形となる。即ち１輪郭部の信号は１時間圧縮
される効果があり、変化が急峻になる。これによって、
処理前はぼけていた輪郭を鮮明にする輪郭補正効果を得
る。１ 尚、本実施例では、入力信号そのものから輪郭を検出し
ているが、コンポーネント信号、例えば輝度信号と色差
信号、或いはＲ，Ｇ、Ｂ信号を対象とする場合、相関を
持つお互いの信号を用いて輪郭を検出してもよい。また
、自分自身からの輪郭信号と他の信号の輪郭信号を用い
、両者を混合、或いはいずれかを選択してもよい。

次に本発明の第２の実施例について説明する。

第１０図は本実施例のブロック図である。１６は同期分
離回路であり映像信号より水平同期信号ＨＤを分離する
。１７は位相比較回路、１８は分周回路である。同期分
離回路１６２位相比較回路１７、分周回路１８．ｖＣｏ
７により、ＰＬＬ回路を構成し、入力信号のＨＤにロッ
クしたクロックを発生する０分周回路の分周化を１／ｎ
（ｎ：自然数）とすると、ｖＣｏ９の周波数は、ＨＤの
周波数のｎ倍である。

上記ＰＬＬ回路により、メモリ２への書き込みは、入力
信号のジッタに追従したクロックにより行う。一方、読
み出しを水晶振動子１５を用いた水晶発振器で発生させ
たクロックを用いる。

また、ｖＣｏの制御電圧は、第１の実施例と同様に、輪
郭情報に応じた交流成分を重畳し、輪郭部のクロック周
期を変化させる。

メモリの記憶容量を１フレーム（フィールド）とすれば
本構成により、輪郭補正を行なうと同時にフレーム（フ
ィールド）シンクロナイジングを行ない１例えば、入力
信号をＶＴＲの出力信号のようにジッタを有するものと
すると、ジッタを除去した信号を得ることができる。ま
た、読み出し制御パルス発生回路にも、書き込み側と同
様にＰＬＬ回路を設ければ、外部周期も可能である。

また、ＶＴＲのサーボ制御を読み出し制御信号と位相ロ
ックをかければ、メモリ容量を減らすことができ、ＴＢ
Ｃ（タイムベースコレクタ）として用いることもできる
。

次に本発明の第３の実施例について説明する。

第３図は第２の実施例のブロック図である。１゜２．３
．５は先述したものと同じである。２１は遅延回路、２
２は信号の立ち上り、立ち下りを検出するエツジ検出回
路、２３はメモリ２の書き込み制御パルス発生回路であ
り、第１の実施例で示したＰＬＬ回路を含む。２４は加
算器１３の出力電圧で発振周波数を制御するｖＣｏ、２
５は直流電源である。

第４図は、遅延回路２１．エツジ検出回路２２の構成例
である。５１はＤフリップフロップ等の遅延素子（但し
Ａ／Ｄ変換器の分解能と同じビット数）であり、２ｎ個
（ｎ：自然数）を縦続接続する。５２は減算器、５３は
絶対値化回路、５４は比較器、５５は比較器の基準レベ
ル発生回路。

５６はＡＮＤ回路である０本回路の動作のタイミング図
を第５図に示す。Ａ−Ｈの各波形は、第４図に示すＡ−
Ｈの各点の波形である。ＤはＡとＢの差分の絶対値であ
り、比較器５４で点線で示す５！５１７９４レベルと比
較することによりＥを得る。同様に、ＢとＣの差分から
Ｇｔｉｌ−得る。ＥとＧのＡＮＤをとるとＨとなるが、
これはＢの立ち上り、立ち下り期間に相当する。メモリ
にはＢのデータとともに、Ｉ−Ｉ（１ビツト）を同時に
書き込む。

次に、本実施例の動作について説明する。第６図は、本
実施例の動作タイミング図である。（ｃＬ）は入力信号
、（ｂ）は書き込みクロック、（Ｃ）はメモリ２に書き
込まれるエツジ情報、（ｄ）はメモリから読み出された
エツジ情報、（ｅ）は読み出しクロック、（ｆ）は出力
信号である。

書き込みは、一定周期のクロックで行なわれ。

黒丸で示す値がメモリに書き込まれる。一方、読み出し
は、ＶＣＯ２４の制御電圧に、直流電圧ｖＯにエツジ情
報（波形Ｃ）に比例した交流台を重畳することにより、
読み出しクロックは局所的に周期が変動する。ここでは
、制御電圧が大きくなるに従い、周期は短くなるものと
する。このように読み出しクロックを変化させることに
より出力信号は（ｆ）に示すようにエツジの傾きを急峻
にすることができる。

本実施例では、エツジ検出もディジタル信号処理で行な
うため、容易にＩＣ化でき回路規模を削減できる利点を
有す。

本実施例では、フレームシンクロナイザ−の構成で示し
たが、第１の実施例のように、書き込みクロックと、読
み出しクロックの同期をとる構成であっても勿論かまわ
ない。

本発明の第４の実施例について説明する。第７図は本実
施例のブロック図である。本実施例で用いるメモリ２は
、書き込み、読み出しのアドレスを外部から指定するも
のとする。７１はＲき込み用のクロックアドレスを発生
する回路、７２は読み出しのクロックアドレスを発生す
る回路、７３はアドレス値に１を加算する回路、７４は
同じく１を減算する回路、７５はマルチプレクサである
。

遅延回路２１．エツジ検出回路２２の一例を第８図に示
す。６１．６２はパルスエツジを検出する回路であり、
他は既に説明したものと同じである。第８図は本実施例
の動作タイミング図であり、Ａ−にの各波形は第７図、
第８図のＡ−にの各点の波形である。

以下、本実施例の動作を説明する。Ａ／Ｄ変換器でデジ
タル化された入力信号は、Ｄフリップフロップで１クロ
ック分づつの遅延を受け、Ａ−Ｄの各点の波形は第９図
に示すものとなる。Ａ点とＢ点の差分の絶対値をとると
Ｅの波形、また同様にＢ点と０点からＦの波形を得る。

これをあらかじめ設定した基準レベルと比較し、基準レ
ベルを超える所は輪郭部と判定しＧ、Ｈに示すパルスを
発生する。さらに、パルスエツジ検出回路６１でＧのパ
ルスの立ち下りを検出し、■に示すパルスを発生する。

また、パルスエツジ検出回路６２でＨのパルスの立ち上
りを検出し、Ｊに示すパルスを発生する。メモリ２には
映像信号Ｃとともにエツジ情報、Ｈ，Ｉを書き込む、メ
モリ２から読み出す時に、エツジ情報Ｈがハイレベルで
あればマルチプレクサ７５によりアドレスは１を減算し
たものを、また、エツジ情報ｌがハイレベルであればア
ドレスは１を加算したものを、Ｈ，Ｉがともにローレベ
ルであれば加減算は行なわれない。このように、輪郭部
でアドレスを変えることにより、メモリから読み出され
る信号は、第９図の■に示すように輪郭部は急峻になり
輪郭補正効果を得る。

本実施例においても、先に示した実施例の如くフレーム
シンクロナイジングは勿論可能である。

また、書き込み読み出しのクロックを同一にしても問題
はない。

〔発明の効果〕

本発明によれば、本質的に輪郭部の高域情報を増強でき
、プリシュート等の副作用を伴わずに、画像の輪郭部の
ぼけ、にじみを改善する効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１の実施例の動作タイミング図。 第３図、第４図は本発明の第２の実施例を示すブロック
図、第５図、第６図は第・２の実施例の動作タイミング
図である。第７図、第８図は本発明の第３の実施例のブ
ロック図、第９図は第３の実施例の動作タイミンク図、
第１０図は本発明の第４の実施例のブロック図である。 １・・Ａ／Ｄ変換器。 ２・・・メモリ。 ３・・・Ｄ／Ａ変換器。 ９・・・ＶＣＯ。 ２２・・・エツジ検出回路。 筋　１１！１ 躬　２Ｉ！］ （し） 第　６０ （こ） 躬　５　団 第　４閉 第　５　国 Ｈ 第　ｑ　口 第　９　虐

Claims (1)

1. 【特許請求の範囲】 １、入力信号をディジタル信号化するＡ／Ｄ変換器と該
   ディジタル信号を記憶するメモリと、該メモリから読み
   出したディジタル信号をアナログ信号化するＤ／Ａ変換
   器と、入力映像信号に同期したメモリ書き込み用クロッ
   クを生成する手段と、フリーラン発振或いは入力映像信
   号を同期結合させようとする外部映像信号に同期した読
   み出し用クロックを生成する手段と、入力映像信号の輪
   郭情報を検出し、この情報をもとに、上記書き込み或い
   は読み出し用クロックのいずれかの周期を局所的に変化
   させる手段を設けたことを特徴とする輪郭補正回路。 ２、入力映像信号とメモリ書き込みクロック或いは、外
   部周期信号と読み出しクロックの周期結合回路の少なく
   とも一方を有することを特徴とする請求項１記載の輪郭
   補正回路。 ３、Ａ／Ｄ変換器とメモリとＤ／Ａ変換器と、該メモリ
   の書き込み、読み出しアドレスを発生する回路と、入力
   信号の輪郭を検出する手段と、該輪郭情報に応じ、該読
   み出しアドレスを可変とする手段を設けたことを特徴と
   する輪郭補正回路。