JPH02275645A - Charge coupled device - Google Patents
Charge coupled deviceInfo
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- JPH02275645A JPH02275645A JP9793589A JP9793589A JPH02275645A JP H02275645 A JPH02275645 A JP H02275645A JP 9793589 A JP9793589 A JP 9793589A JP 9793589 A JP9793589 A JP 9793589A JP H02275645 A JPH02275645 A JP H02275645A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷結合素子に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to charge coupled devices.
従来の電荷結合素子の出力端は例えば第4図のような構
造になっている。The output end of a conventional charge-coupled device has a structure as shown in FIG. 4, for example.
同図において、1−1.1−2.・・・は−層目多結晶
シリコン膜、2−1.2−2.・・・は二層目多結晶シ
リコン膜であり、交互に並んでゲート電極を形成してい
る。3はチャネル・ストッパの外縁でこの内部に電荷転
送のためのチャネルが作られる。また、4はフローティ
ング・ジャンクションで、ここから信号が読み出される
。5は信号読出後のリセットを行なうためのリセット・
ドレイン、6は、5を動作させるためのスイッチである
トレイン・ゲートである。ここで例で示す電荷結合素子
の水平レジスタは2相駆動を採用している。その出力端
における動作機構を第5図(a)〜(d)を参照して説
明する。第5図(a)は転送ゲートの最終段の電圧をオ
フにした直後のポテンシャル図を示す。転送ゲートの下
に蓄積されてイタ電荷は、0G(2−1,1−1)下の
ポテンシャルを乗り越えて、フローティング・ジャンク
ション4部に蓄積される。次に第5図(b)に示すよう
に、ドレイン・ゲート6に電圧を印加し、フローティン
グ・ジャンクション4をリセット・ドレイン5と等電位
のVRDにリセットする。In the figure, 1-1.1-2. ... is a -th layer polycrystalline silicon film, 2-1.2-2. . . . are second-layer polycrystalline silicon films, which are arranged alternately to form gate electrodes. 3 is the outer edge of the channel stopper, inside which a channel for charge transfer is created. Further, 4 is a floating junction from which signals are read out. 5 is a reset pin for resetting after reading the signal.
The drain 6 is a train gate which is a switch for operating 5. The horizontal register of the charge-coupled device shown in this example employs two-phase drive. The operating mechanism at the output end will be explained with reference to FIGS. 5(a) to 5(d). FIG. 5(a) shows a potential diagram immediately after the voltage at the final stage of the transfer gate is turned off. The ita charge accumulated under the transfer gate overcomes the potential below 0G (2-1, 1-1) and is accumulated in the floating junction 4. Next, as shown in FIG. 5(b), a voltage is applied to the drain gate 6 to reset the floating junction 4 to VRD, which is at the same potential as the reset drain 5.
またφ1が印加されているゲートがオンとなり、φ2が
印加されているゲート部に蓄積されていた電荷はφ1の
印加されているゲート部に移される。次に、第5図(C
)に示すように、ドレイン・ゲート6はオフされ、リセ
ット・ドレイン5とフローティング・ジャンクション4
は分離されるが、その際、第5図(b)に示したタイミ
ングでドレイン・ゲート6下に存在した電荷の一部はフ
ローティング・ジャンクション4下に逆流を起こし、フ
ローティング・ジャンクション4部の電位はリセット・
ドレイン5の電位(VRD)に比べ低くなる。次に、第
5図(d)に示すように、φ1が印加されているゲート
がオフとなり、そこに蓄積されていた電荷はフローティ
ングジャンクション4部に流入し、このときの電位と第
5図(c)の状態でのフローティングジャンクション4
の電位差から、信号は読み出されることになる。Further, the gate to which φ1 is applied is turned on, and the charge accumulated in the gate portion to which φ2 is applied is transferred to the gate portion to which φ1 is applied. Next, Figure 5 (C
), the drain gate 6 is turned off and the reset drain 5 and floating junction 4
are separated, but at that time, at the timing shown in FIG. 5(b), a part of the charge existing under the drain gate 6 causes a reverse flow under the floating junction 4, and the potential of the floating junction 4 increases. is reset/
The potential is lower than the potential of the drain 5 (VRD). Next, as shown in FIG. 5(d), the gate to which φ1 is applied is turned off, and the charges accumulated there flow into the floating junction 4, and the potential at this time and the gate shown in FIG. Floating junction 4 in condition c)
A signal is read out from the potential difference between the two.
上述した従来の電荷結合素子はその読出し部が、第5図
(C)で示すように、ドレイン・ゲート電圧(φR)を
オフ状態にする際、トレイン・ゲート下に蓄積されてい
た電荷の一部がフローティング、ジャンクション部へ逆
流を起こすため、フローティング・ジャンクションの本
来持っている電荷蓄積能力を最大限に発揮できてはいな
かった。その結果、得られる出力信号のダイナミックレ
ンジが狭くなってしまうという欠点を持っていた。In the conventional charge-coupled device described above, as shown in FIG. The floating junction causes backflow to the junction, which prevents the floating junction from making full use of its inherent charge storage ability. As a result, the dynamic range of the output signal obtained becomes narrow.
本発明の目的は、リセット時のフローティング・ジャン
クション部の残留電荷によるダイナミックレンジの狭小
化を防止できる電荷結合素子を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a charge-coupled device that can prevent narrowing of the dynamic range due to residual charges in the floating junction portion at the time of reset.
本発明の電荷結合素子は、ドレイン・ゲート下のチャネ
ル幅をフローティング・ジャンクション側よりリセット
・ドレイン側の方を広くしたというものであり、リセッ
ト時のフローティング・ジャンクション下の残留電荷を
防ぎ、それによって大きなダイナミックレンジの出力電
圧を得ることができる。The charge-coupled device of the present invention has a channel width under the drain gate that is wider on the reset drain side than on the floating junction side, which prevents residual charge under the floating junction during reset, thereby It is possible to obtain an output voltage with a large dynamic range.
次に、本発明について図面を参照して説明する。第1図
(a)は本発明の第1の実施例を示す半導体チップの平
面模式図、第1図(b)は第1図(a)のx−x’線断
面図である。Next, the present invention will be explained with reference to the drawings. FIG. 1(a) is a schematic plan view of a semiconductor chip showing a first embodiment of the present invention, and FIG. 1(b) is a sectional view taken along line xx' in FIG. 1(a).
図示のように、ドレイン・ゲート6下のチャネル幅をフ
ローティング・ジャンクション4側よりリセット・ドレ
イン105側の方を広くしである。As shown in the figure, the channel width under the drain gate 6 is wider on the reset drain 105 side than on the floating junction 4 side.
次に、この実施例の動作について説明する。第2図(a
)〜(d)は、第1の実施例の動作を説明するための電
位分布推移図である。Next, the operation of this embodiment will be explained. Figure 2 (a
) to (d) are potential distribution transition diagrams for explaining the operation of the first embodiment.
第2図(a)では○Gをオフ電圧にしたために、フロー
ティング・ジャンクション4下へゲート電極2−1.1
−1下に蓄積されていた電荷が流れ込む。次に第2図(
b)で、ドレイン・ゲート6をオンにし、フローティン
グ・ジャンクション4をリセット・ドレイン5と等電位
のVRDにリセットする。またφlがオン電圧となり、
φ2の印加されているゲート電極下に蓄積されていた電
荷はφ1の印加されているゲート電極下に移される。次
に、第2図(c)に示すように、ドレイン、ゲート6は
オフとなり、リセット・ドレイン5とフローティングジ
ャンクション4は分離される。この際トレイン・ゲート
6下のチャネル幅は第1図に示すようにリセット・ドレ
イン5側の方がフローティング・ジャンクション4側よ
り狭くなっているため、狭チャネル効果により、リセッ
ト・ドレイン105側の方が電位的には高くなり(電子
のエネルギーは低くなる。)、ドレイン・ゲート6下に
蓄積されていた電荷は、ドレイン・ゲート6がオフとな
ると、リセット・ドレイン105側へ戻り、フローティ
ング・ジャンクション4側への逆流がなくなる。次に、
第2図(d)に示すように、φ1がオフ電圧となり、そ
のゲート電極下に蓄積されていた電荷はフローティング
ジャンクション4部に流入し、出力信号として読み出さ
れる。In FIG. 2(a), since ○G is set to the off voltage, the gate electrode 2-1.1 moves below the floating junction 4.
The charges accumulated under -1 flow into it. Next, Figure 2 (
In b), the drain gate 6 is turned on and the floating junction 4 is reset to VRD, which is at the same potential as the reset drain 5. Also, φl becomes the on-voltage,
The charges accumulated under the gate electrode to which φ2 is applied are transferred to the gate electrode to which φ1 is applied. Next, as shown in FIG. 2(c), the drain and gate 6 are turned off, and the reset drain 5 and floating junction 4 are separated. At this time, the channel width under the train gate 6 is narrower on the reset drain 5 side than on the floating junction 4 side as shown in FIG. becomes higher in terms of potential (the energy of electrons becomes lower), and when the drain gate 6 is turned off, the charge accumulated under the drain gate 6 returns to the reset drain 105 side and becomes a floating junction. Backflow to the 4th side is eliminated. next,
As shown in FIG. 2(d), φ1 becomes an off-voltage, and the charges accumulated under the gate electrode flow into the floating junction 4 and are read out as an output signal.
上述した従来の電荷結合素子の出力部の構造では、リセ
ット時にリセット・ドレイン下の電荷がフローティング
・ジャンクションに逆流を起こすため、フローティング
・ジャンクションの本来持つ電荷蓄積能力が一部犠牲に
なっていたのに対し、本発明は、ドレイン・ゲート下の
チャネル幅をフローティング・ジャンクション側より、
リセット・ドレンイン側を広くとることにより狭チャネ
ル効果を積極的に利用して、ドレインゲート下のチャネ
ルポテンシャルをリセット・ドレイン側より、フローテ
ィング・ジャンクション側を低くすることでリセット時
のドレイン・ゲート下の電荷の逆流を防止し、それによ
ってフローティングジャンクションの持つ電荷蓄積能力
を最大限に発揮し、出力のダイナミックレンジが大きく
とれるという相違点を持っている。In the structure of the output section of the conventional charge-coupled device described above, the charge under the reset drain flows back into the floating junction at reset, which partially sacrifices the inherent charge storage ability of the floating junction. In contrast, in the present invention, the channel width under the drain and gate is increased from the floating junction side.
By widening the reset/drain-in side, we actively utilize the narrow channel effect and make the channel potential under the drain/gate lower on the floating junction side than on the reset/drain side. The difference is that it prevents charge backflow, thereby maximizing the charge storage capacity of the floating junction, and providing a wide output dynamic range.
第3図(a)、(b)は第2の実施例を示す平面模式図
及び断面図である。第1の実施例では、ドレイン・ゲー
ト6下のチャネル幅をフローティング・ジャンクション
4側からリセット・ドレンイン5側へ直線的に増加する
ようにしたが、第2の実施例では第3図(a)のように
ドレイン・ゲート下のチャネル幅をフローティング・ジ
ャンクション4側からリセット・ドレイン5側へ、直線
的に増加するようにした後一定にとっである。この実施
例ではチャネル幅のフローティング・ジャンクション4
側からリセット・ドレイン5側方向への変化率が大きい
ため、チャネルポテンシャルの変化率も大きくなり、残
留電荷の防止が一層確実にできるという利点を持つ。FIGS. 3(a) and 3(b) are a schematic plan view and a sectional view showing the second embodiment. In the first embodiment, the channel width under the drain gate 6 is increased linearly from the floating junction 4 side to the reset drain in 5 side, but in the second embodiment, the channel width under the drain gate 6 is increased linearly as shown in FIG. 3(a). The channel width under the drain gate increases linearly from the floating junction 4 side to the reset drain 5 side, and then remains constant. In this example, the channel width floating junction 4
Since the rate of change from the side to the side of the reset drain 5 is large, the rate of change of the channel potential is also large, which has the advantage that residual charges can be more reliably prevented.
以上説明したように本発明の電荷結合素子は出力におけ
るドレイン・ゲート下のチャネル幅をフローティング・
ジャンクション側よりリセット・ドレイン側の方を広く
とることにより、リセット時における電荷のフローティ
ング・ジャンクションへの逆流を防止し、フローティン
グ・ジャンクションの持つ電荷蓄積能力を最大限に活用
することにより、出力信号のダイナミックレンジを大き
くとることができる効果がある。As explained above, the charge-coupled device of the present invention has a floating channel width under the drain and gate at the output.
By making the reset drain side wider than the junction side, the reverse flow of charge to the floating junction during reset is prevented, and by making full use of the floating junction's charge storage ability, the output signal is This has the effect of increasing the dynamic range.
第1図(a)は本発明の第1の実施例を示す平面模式図
、第1図(b)は第1図(a)のX−X′線断面図、第
2図(a>、(b)、(c)。
(d)は、第1の実施例の動作を説明するための電位分
布推移図、第3図(a)は第2の実施例を示す平面模式
図、第3図(b)は第3図(a)のx−x’線断面図、
第4図(a)は従来の電荷結合素子の出力部の構造を示
す平面模式図、第4図(b)は第4図(a>のx−x’
線断面図、第5図(a)、(b)、(c)、(d)は従
来例の動作を説明するための電位分布推移図である。
1−1.1−2.・・・、・・・−層目の多結晶シリコ
ン膜、2−1.2−2.・・・、・・・二層目の多結晶
シリコン膜、3・・・チャネルストッパの外縁、4・・
・フローティング・ジャンクション、5,105゜20
5・・・リセット・ドレイン(n+拡散層)、6・・・
ドレイン・ゲート、7・・・p型シリコン基板、8・・
・nウェル、9−1.9−2・・・p型拡散層。FIG. 1(a) is a schematic plan view showing the first embodiment of the present invention, FIG. 1(b) is a sectional view taken along the line X-X' of FIG. 1(a), and FIG. 2(a>, (b), (c). (d) is a potential distribution transition diagram for explaining the operation of the first embodiment, FIG. 3(a) is a schematic plan view showing the second embodiment, and FIG. Figure (b) is a sectional view taken along the line xx' in Figure 3 (a),
FIG. 4(a) is a schematic plan view showing the structure of the output part of a conventional charge-coupled device, and FIG. 4(b) is xx' in FIG. 4(a>).
The line sectional views and FIGS. 5(a), 5(b), 5(c), and 5(d) are potential distribution transition diagrams for explaining the operation of the conventional example. 1-1.1-2. ..., ...-th layer polycrystalline silicon film, 2-1.2-2. ..., ... second layer polycrystalline silicon film, 3... outer edge of channel stopper, 4...
・Floating Junction, 5,105°20
5... Reset drain (n+ diffusion layer), 6...
Drain/gate, 7...p-type silicon substrate, 8...
- N well, 9-1.9-2...p type diffusion layer.
Claims (1)
ャネル幅をフローティング・ジャンクション側よりリセ
ット・ドレイン側の方を広くしたことを特徴とする電荷
結合素子。A charge-coupled device characterized in that, in an output section of the charge-coupled device, the channel width under the drain and gate is wider on the reset drain side than on the floating junction side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9793589A JPH02275645A (en) | 1989-04-17 | 1989-04-17 | Charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9793589A JPH02275645A (en) | 1989-04-17 | 1989-04-17 | Charge coupled device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275645A true JPH02275645A (en) | 1990-11-09 |
Family
ID=14205526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9793589A Pending JPH02275645A (en) | 1989-04-17 | 1989-04-17 | Charge coupled device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275645A (en) |
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| KR100790228B1 (en) * | 2005-12-26 | 2008-01-02 | 매그나칩 반도체 유한회사 | CMOS image sensor |
| JP2016115855A (en) * | 2014-12-16 | 2016-06-23 | キヤノン株式会社 | Solid state image pickup device |
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-
1989
- 1989-04-17 JP JP9793589A patent/JPH02275645A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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