JPH02275645A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPH02275645A JPH02275645A JP9793589A JP9793589A JPH02275645A JP H02275645 A JPH02275645 A JP H02275645A JP 9793589 A JP9793589 A JP 9793589A JP 9793589 A JP9793589 A JP 9793589A JP H02275645 A JPH02275645 A JP H02275645A
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- Japan
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- gate
- reset
- floating
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- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷結合素子に関する。
従来の電荷結合素子の出力端は例えば第４図のような構
造になっている。
造になっている。
同図において、１−１．１−２．・・・は−層目多結晶
シリコン膜、２−１．２−２．・・・は二層目多結晶シ
リコン膜であり、交互に並んでゲート電極を形成してい
る。３はチャネル・ストッパの外縁でこの内部に電荷転
送のためのチャネルが作られる。また、４はフローティ
ング・ジャンクションで、ここから信号が読み出される
。５は信号読出後のリセットを行なうためのリセット・
ドレイン、６は、５を動作させるためのスイッチである
トレイン・ゲートである。ここで例で示す電荷結合素子
の水平レジスタは２相駆動を採用している。その出力端
における動作機構を第５図（ａ）〜（ｄ）を参照して説
明する。第５図（ａ）は転送ゲートの最終段の電圧をオ
フにした直後のポテンシャル図を示す。転送ゲートの下
に蓄積されてイタ電荷は、０Ｇ（２−１，１−１）下の
ポテンシャルを乗り越えて、フローティング・ジャンク
ション４部に蓄積される。次に第５図（ｂ）に示すよう
に、ドレイン・ゲート６に電圧を印加し、フローティン
グ・ジャンクション４をリセット・ドレイン５と等電位
のＶＲＤにリセットする。
シリコン膜、２−１．２−２．・・・は二層目多結晶シ
リコン膜であり、交互に並んでゲート電極を形成してい
る。３はチャネル・ストッパの外縁でこの内部に電荷転
送のためのチャネルが作られる。また、４はフローティ
ング・ジャンクションで、ここから信号が読み出される
。５は信号読出後のリセットを行なうためのリセット・
ドレイン、６は、５を動作させるためのスイッチである
トレイン・ゲートである。ここで例で示す電荷結合素子
の水平レジスタは２相駆動を採用している。その出力端
における動作機構を第５図（ａ）〜（ｄ）を参照して説
明する。第５図（ａ）は転送ゲートの最終段の電圧をオ
フにした直後のポテンシャル図を示す。転送ゲートの下
に蓄積されてイタ電荷は、０Ｇ（２−１，１−１）下の
ポテンシャルを乗り越えて、フローティング・ジャンク
ション４部に蓄積される。次に第５図（ｂ）に示すよう
に、ドレイン・ゲート６に電圧を印加し、フローティン
グ・ジャンクション４をリセット・ドレイン５と等電位
のＶＲＤにリセットする。
またφ１が印加されているゲートがオンとなり、φ２が
印加されているゲート部に蓄積されていた電荷はφ１の
印加されているゲート部に移される。次に、第５図（Ｃ
）に示すように、ドレイン・ゲート６はオフされ、リセ
ット・ドレイン５とフローティング・ジャンクション４
は分離されるが、その際、第５図（ｂ）に示したタイミ
ングでドレイン・ゲート６下に存在した電荷の一部はフ
ローティング・ジャンクション４下に逆流を起こし、フ
ローティング・ジャンクション４部の電位はリセット・
ドレイン５の電位（ＶＲＤ）に比べ低くなる。次に、第
５図（ｄ）に示すように、φ１が印加されているゲート
がオフとなり、そこに蓄積されていた電荷はフローティ
ングジャンクション４部に流入し、このときの電位と第
５図（ｃ）の状態でのフローティングジャンクション４
の電位差から、信号は読み出されることになる。
印加されているゲート部に蓄積されていた電荷はφ１の
印加されているゲート部に移される。次に、第５図（Ｃ
）に示すように、ドレイン・ゲート６はオフされ、リセ
ット・ドレイン５とフローティング・ジャンクション４
は分離されるが、その際、第５図（ｂ）に示したタイミ
ングでドレイン・ゲート６下に存在した電荷の一部はフ
ローティング・ジャンクション４下に逆流を起こし、フ
ローティング・ジャンクション４部の電位はリセット・
ドレイン５の電位（ＶＲＤ）に比べ低くなる。次に、第
５図（ｄ）に示すように、φ１が印加されているゲート
がオフとなり、そこに蓄積されていた電荷はフローティ
ングジャンクション４部に流入し、このときの電位と第
５図（ｃ）の状態でのフローティングジャンクション４
の電位差から、信号は読み出されることになる。
上述した従来の電荷結合素子はその読出し部が、第５図
（Ｃ）で示すように、ドレイン・ゲート電圧（φＲ）を
オフ状態にする際、トレイン・ゲート下に蓄積されてい
た電荷の一部がフローティング、ジャンクション部へ逆
流を起こすため、フローティング・ジャンクションの本
来持っている電荷蓄積能力を最大限に発揮できてはいな
かった。その結果、得られる出力信号のダイナミックレ
ンジが狭くなってしまうという欠点を持っていた。
（Ｃ）で示すように、ドレイン・ゲート電圧（φＲ）を
オフ状態にする際、トレイン・ゲート下に蓄積されてい
た電荷の一部がフローティング、ジャンクション部へ逆
流を起こすため、フローティング・ジャンクションの本
来持っている電荷蓄積能力を最大限に発揮できてはいな
かった。その結果、得られる出力信号のダイナミックレ
ンジが狭くなってしまうという欠点を持っていた。
本発明の目的は、リセット時のフローティング・ジャン
クション部の残留電荷によるダイナミックレンジの狭小
化を防止できる電荷結合素子を提供することにある。
クション部の残留電荷によるダイナミックレンジの狭小
化を防止できる電荷結合素子を提供することにある。
本発明の電荷結合素子は、ドレイン・ゲート下のチャネ
ル幅をフローティング・ジャンクション側よりリセット
・ドレイン側の方を広くしたというものであり、リセッ
ト時のフローティング・ジャンクション下の残留電荷を
防ぎ、それによって大きなダイナミックレンジの出力電
圧を得ることができる。
ル幅をフローティング・ジャンクション側よりリセット
・ドレイン側の方を広くしたというものであり、リセッ
ト時のフローティング・ジャンクション下の残留電荷を
防ぎ、それによって大きなダイナミックレンジの出力電
圧を得ることができる。
次に、本発明について図面を参照して説明する。第１図
（ａ）は本発明の第１の実施例を示す半導体チップの平
面模式図、第１図（ｂ）は第１図（ａ）のｘ−ｘ’線断
面図である。
（ａ）は本発明の第１の実施例を示す半導体チップの平
面模式図、第１図（ｂ）は第１図（ａ）のｘ−ｘ’線断
面図である。
図示のように、ドレイン・ゲート６下のチャネル幅をフ
ローティング・ジャンクション４側よりリセット・ドレ
イン１０５側の方を広くしである。
ローティング・ジャンクション４側よりリセット・ドレ
イン１０５側の方を広くしである。
次に、この実施例の動作について説明する。第２図（ａ
）〜（ｄ）は、第１の実施例の動作を説明するための電
位分布推移図である。
）〜（ｄ）は、第１の実施例の動作を説明するための電
位分布推移図である。
第２図（ａ）では○Ｇをオフ電圧にしたために、フロー
ティング・ジャンクション４下へゲート電極２−１．１
−１下に蓄積されていた電荷が流れ込む。次に第２図（
ｂ）で、ドレイン・ゲート６をオンにし、フローティン
グ・ジャンクション４をリセット・ドレイン５と等電位
のＶＲＤにリセットする。またφｌがオン電圧となり、
φ２の印加されているゲート電極下に蓄積されていた電
荷はφ１の印加されているゲート電極下に移される。次
に、第２図（ｃ）に示すように、ドレイン、ゲート６は
オフとなり、リセット・ドレイン５とフローティングジ
ャンクション４は分離される。この際トレイン・ゲート
６下のチャネル幅は第１図に示すようにリセット・ドレ
イン５側の方がフローティング・ジャンクション４側よ
り狭くなっているため、狭チャネル効果により、リセッ
ト・ドレイン１０５側の方が電位的には高くなり（電子
のエネルギーは低くなる。）、ドレイン・ゲート６下に
蓄積されていた電荷は、ドレイン・ゲート６がオフとな
ると、リセット・ドレイン１０５側へ戻り、フローティ
ング・ジャンクション４側への逆流がなくなる。次に、
第２図（ｄ）に示すように、φ１がオフ電圧となり、そ
のゲート電極下に蓄積されていた電荷はフローティング
ジャンクション４部に流入し、出力信号として読み出さ
れる。
ティング・ジャンクション４下へゲート電極２−１．１
−１下に蓄積されていた電荷が流れ込む。次に第２図（
ｂ）で、ドレイン・ゲート６をオンにし、フローティン
グ・ジャンクション４をリセット・ドレイン５と等電位
のＶＲＤにリセットする。またφｌがオン電圧となり、
φ２の印加されているゲート電極下に蓄積されていた電
荷はφ１の印加されているゲート電極下に移される。次
に、第２図（ｃ）に示すように、ドレイン、ゲート６は
オフとなり、リセット・ドレイン５とフローティングジ
ャンクション４は分離される。この際トレイン・ゲート
６下のチャネル幅は第１図に示すようにリセット・ドレ
イン５側の方がフローティング・ジャンクション４側よ
り狭くなっているため、狭チャネル効果により、リセッ
ト・ドレイン１０５側の方が電位的には高くなり（電子
のエネルギーは低くなる。）、ドレイン・ゲート６下に
蓄積されていた電荷は、ドレイン・ゲート６がオフとな
ると、リセット・ドレイン１０５側へ戻り、フローティ
ング・ジャンクション４側への逆流がなくなる。次に、
第２図（ｄ）に示すように、φ１がオフ電圧となり、そ
のゲート電極下に蓄積されていた電荷はフローティング
ジャンクション４部に流入し、出力信号として読み出さ
れる。
上述した従来の電荷結合素子の出力部の構造では、リセ
ット時にリセット・ドレイン下の電荷がフローティング
・ジャンクションに逆流を起こすため、フローティング
・ジャンクションの本来持つ電荷蓄積能力が一部犠牲に
なっていたのに対し、本発明は、ドレイン・ゲート下の
チャネル幅をフローティング・ジャンクション側より、
リセット・ドレンイン側を広くとることにより狭チャネ
ル効果を積極的に利用して、ドレインゲート下のチャネ
ルポテンシャルをリセット・ドレイン側より、フローテ
ィング・ジャンクション側を低くすることでリセット時
のドレイン・ゲート下の電荷の逆流を防止し、それによ
ってフローティングジャンクションの持つ電荷蓄積能力
を最大限に発揮し、出力のダイナミックレンジが大きく
とれるという相違点を持っている。
ット時にリセット・ドレイン下の電荷がフローティング
・ジャンクションに逆流を起こすため、フローティング
・ジャンクションの本来持つ電荷蓄積能力が一部犠牲に
なっていたのに対し、本発明は、ドレイン・ゲート下の
チャネル幅をフローティング・ジャンクション側より、
リセット・ドレンイン側を広くとることにより狭チャネ
ル効果を積極的に利用して、ドレインゲート下のチャネ
ルポテンシャルをリセット・ドレイン側より、フローテ
ィング・ジャンクション側を低くすることでリセット時
のドレイン・ゲート下の電荷の逆流を防止し、それによ
ってフローティングジャンクションの持つ電荷蓄積能力
を最大限に発揮し、出力のダイナミックレンジが大きく
とれるという相違点を持っている。
第３図（ａ）、（ｂ）は第２の実施例を示す平面模式図
及び断面図である。第１の実施例では、ドレイン・ゲー
ト６下のチャネル幅をフローティング・ジャンクション
４側からリセット・ドレンイン５側へ直線的に増加する
ようにしたが、第２の実施例では第３図（ａ）のように
ドレイン・ゲート下のチャネル幅をフローティング・ジ
ャンクション４側からリセット・ドレイン５側へ、直線
的に増加するようにした後一定にとっである。この実施
例ではチャネル幅のフローティング・ジャンクション４
側からリセット・ドレイン５側方向への変化率が大きい
ため、チャネルポテンシャルの変化率も大きくなり、残
留電荷の防止が一層確実にできるという利点を持つ。
及び断面図である。第１の実施例では、ドレイン・ゲー
ト６下のチャネル幅をフローティング・ジャンクション
４側からリセット・ドレンイン５側へ直線的に増加する
ようにしたが、第２の実施例では第３図（ａ）のように
ドレイン・ゲート下のチャネル幅をフローティング・ジ
ャンクション４側からリセット・ドレイン５側へ、直線
的に増加するようにした後一定にとっである。この実施
例ではチャネル幅のフローティング・ジャンクション４
側からリセット・ドレイン５側方向への変化率が大きい
ため、チャネルポテンシャルの変化率も大きくなり、残
留電荷の防止が一層確実にできるという利点を持つ。
以上説明したように本発明の電荷結合素子は出力におけ
るドレイン・ゲート下のチャネル幅をフローティング・
ジャンクション側よりリセット・ドレイン側の方を広く
とることにより、リセット時における電荷のフローティ
ング・ジャンクションへの逆流を防止し、フローティン
グ・ジャンクションの持つ電荷蓄積能力を最大限に活用
することにより、出力信号のダイナミックレンジを大き
くとることができる効果がある。
るドレイン・ゲート下のチャネル幅をフローティング・
ジャンクション側よりリセット・ドレイン側の方を広く
とることにより、リセット時における電荷のフローティ
ング・ジャンクションへの逆流を防止し、フローティン
グ・ジャンクションの持つ電荷蓄積能力を最大限に活用
することにより、出力信号のダイナミックレンジを大き
くとることができる効果がある。
第１図（ａ）は本発明の第１の実施例を示す平面模式図
、第１図（ｂ）は第１図（ａ）のＸ−Ｘ′線断面図、第
２図（ａ＞、（ｂ）、（ｃ）。 （ｄ）は、第１の実施例の動作を説明するための電位分
布推移図、第３図（ａ）は第２の実施例を示す平面模式
図、第３図（ｂ）は第３図（ａ）のｘ−ｘ’線断面図、
第４図（ａ）は従来の電荷結合素子の出力部の構造を示
す平面模式図、第４図（ｂ）は第４図（ａ＞のｘ−ｘ’
線断面図、第５図（ａ）、（ｂ）、（ｃ）、（ｄ）は従
来例の動作を説明するための電位分布推移図である。 １−１．１−２．・・・、・・・−層目の多結晶シリコ
ン膜、２−１．２−２．・・・、・・・二層目の多結晶
シリコン膜、３・・・チャネルストッパの外縁、４・・
・フローティング・ジャンクション、５，１０５゜２０
５・・・リセット・ドレイン（ｎ＋拡散層）、６・・・
ドレイン・ゲート、７・・・ｐ型シリコン基板、８・・
・ｎウェル、９−１．９−２・・・ｐ型拡散層。
、第１図（ｂ）は第１図（ａ）のＸ−Ｘ′線断面図、第
２図（ａ＞、（ｂ）、（ｃ）。 （ｄ）は、第１の実施例の動作を説明するための電位分
布推移図、第３図（ａ）は第２の実施例を示す平面模式
図、第３図（ｂ）は第３図（ａ）のｘ−ｘ’線断面図、
第４図（ａ）は従来の電荷結合素子の出力部の構造を示
す平面模式図、第４図（ｂ）は第４図（ａ＞のｘ−ｘ’
線断面図、第５図（ａ）、（ｂ）、（ｃ）、（ｄ）は従
来例の動作を説明するための電位分布推移図である。 １−１．１−２．・・・、・・・−層目の多結晶シリコ
ン膜、２−１．２−２．・・・、・・・二層目の多結晶
シリコン膜、３・・・チャネルストッパの外縁、４・・
・フローティング・ジャンクション、５，１０５゜２０
５・・・リセット・ドレイン（ｎ＋拡散層）、６・・・
ドレイン・ゲート、７・・・ｐ型シリコン基板、８・・
・ｎウェル、９−１．９−２・・・ｐ型拡散層。
Claims (1)
- 電荷結合素子の出力部においてドレイン・ゲート下のチ
ャネル幅をフローティング・ジャンクション側よりリセ
ット・ドレイン側の方を広くしたことを特徴とする電荷
結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9793589A JPH02275645A (ja) | 1989-04-17 | 1989-04-17 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9793589A JPH02275645A (ja) | 1989-04-17 | 1989-04-17 | 電荷結合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275645A true JPH02275645A (ja) | 1990-11-09 |
Family
ID=14205526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9793589A Pending JPH02275645A (ja) | 1989-04-17 | 1989-04-17 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275645A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694976A3 (en) * | 1994-06-30 | 1996-05-22 | Ibm | Method of manufacturing an integrated circuit having p-MOSFETs with different channel widths |
| KR20020057290A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 전하 진행방향으로 면적이 증가하는 리셋 트랜지스터의게이트 전극을 구비하는 이미지 센서 |
| KR100790228B1 (ko) * | 2005-12-26 | 2008-01-02 | 매그나칩 반도체 유한회사 | 시모스 이미지 센서 |
| JP2016115855A (ja) * | 2014-12-16 | 2016-06-23 | キヤノン株式会社 | 固体撮像装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210674A (ja) * | 1982-05-31 | 1983-12-07 | Sharp Corp | 電荷結合素子 |
-
1989
- 1989-04-17 JP JP9793589A patent/JPH02275645A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210674A (ja) * | 1982-05-31 | 1983-12-07 | Sharp Corp | 電荷結合素子 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694976A3 (en) * | 1994-06-30 | 1996-05-22 | Ibm | Method of manufacturing an integrated circuit having p-MOSFETs with different channel widths |
| US5559050A (en) * | 1994-06-30 | 1996-09-24 | International Business Machines Corporation | P-MOSFETS with enhanced anomalous narrow channel effect |
| KR20020057290A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 전하 진행방향으로 면적이 증가하는 리셋 트랜지스터의게이트 전극을 구비하는 이미지 센서 |
| KR100790228B1 (ko) * | 2005-12-26 | 2008-01-02 | 매그나칩 반도체 유한회사 | 시모스 이미지 센서 |
| US7692226B2 (en) | 2005-12-26 | 2010-04-06 | Won-Ho Lee | CMOS image sensor |
| JP2016115855A (ja) * | 2014-12-16 | 2016-06-23 | キヤノン株式会社 | 固体撮像装置 |
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