JPH02275655A - 混成集積回路 - Google Patents

混成集積回路

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Publication number
JPH02275655A
JPH02275655A JP1097964A JP9796489A JPH02275655A JP H02275655 A JPH02275655 A JP H02275655A JP 1097964 A JP1097964 A JP 1097964A JP 9796489 A JP9796489 A JP 9796489A JP H02275655 A JPH02275655 A JP H02275655A
Authority
JP
Japan
Prior art keywords
circuit board
hybrid integrated
integrated circuit
resin
island
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Pending
Application number
JP1097964A
Other languages
English (en)
Inventor
Toshio Komiyama
込山　利男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02275655A publication Critical patent/JPH02275655A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子をモールド樹脂で樹脂封止した混成
４Ａｆｉ回路に関する。
〔従来の技術〕
従来、樹脂封止型の混成集積回路は、第３図（ａ）、（
ｂ）に示すように、金属製のリードフレームのアイラン
ド７に印刷回路基板８を接着剤層６を用いて接着して重
層体を形成し、半導体素子、能動素子および受動素子５
を搭載し、これを金属細線４を用いて半導体素子５と回
路基板８および回路基板８と外部リード端子ｌとを接続
することにより回路形成をし、さらにモールド樹脂２を
用いて樹脂封止を行う構造となっている。
〔発明が解決しようとする課題〕
上述した従来の混成集積回路は、アイランドのサイズが
大きく、モールド樹脂の上下の密着面積が少ないため、
温度ストレスによる樹脂強度低下が起り、樹脂クラック
および金属細線の断線等の問題があった。
本発明の目的は、樹脂クラックおよび金属細線の断線等
がない混成集積回路を提供することにある。
〔課題を解決するための手段〕
本発明の混成集積回路は、外部リードを有するリードフ
レームのアイランドと回路基板とを接着剤を用いて接着
し、前記アイランドと回路基板の重層を貫通する１個以
上の貫通穴部を設け、この回路基板の貫通穴部以外の領
域に半導体素子、能動素子あるいは受動素子を搭載し、
かつ前記外部リード以外を前記貫通穴部を含めて樹脂封
止して構成されている。
〔実施例〕
次に発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ′線断面図である。
混成集積回路は、厚さ０．１５〜０．２５ｍｍのリード
フレームのアイランド７と印刷回路基板８を接着剤層６
を用いて接着して第３図の従来と同じ重層を形成する。
次に、直径０．５〜３．Ｑｍｍ程度の貫通穴部３を基板
８の中央に形成し、さらに貫通穴部３以外の回路゛基板
領域に半導体素子５を搭載し、直径２５〜３　Ｑ　）ｔ
　ｍの金属細線４を用いて外部リード１と内部の基板８
とをボンディングして回路形成後、モールド樹脂２によ
り樹脂封止したものである。
貫通穴部３にもモールド樹脂２が充填するので、基板８
との密着度がよくなる。
第２図は本発明の第２の実施例の断面図で、半導体素子
５の搭載部である回路基板８の１／２厚程度のザグリ９
を入れた構造を示している。
本実施例では、半導体素子５側のモールド樹脂２が例え
ばフラットのＳＯＰ等薄いパッケージのとき半導体素子
５の裏面研磨せずに搭載できる構造である。
〔発明の効果〕
以上説明したように本発明は、リードフレームのアイラ
ンドと回路基板とを貫通穴部を介してモールド樹脂にて
充填されたパッケージであるため、モールド樹脂の上下
の密着面積が増加し、温度ストレスにより樹脂強度低下
によるモールドクラックおよび金属細線の断線を防ぐこ
とができる効果がある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図、第２図は本発明の第２の実施例
のＡ−Ａ’線断面図、第３図（ａ）、（ｂ）は従来の混
成Ｓ積回路の一例の平面図及びＡ−Ａ’線断面図である
。 １・・・リード端子、２・・・モールド樹脂、３・・・
貫通穴部、４・・・金属細線、５・・・半導体素子、６
・・・接着剤層、７・・・アイランド、８・・・回路基
板、９・・・ザグリ。

Claims (1)

    【特許請求の範囲】
  1. 　外部リードを有するリードフレームのアイランドと回
    路基板とを接着剤を用いて接着し、前記アイランドと回
    路基板の重層を貫通する１個以上の貫通穴部を設け、こ
    の回路基板の貫通穴部以外の領域に半導体素子，能動素
    子あるいは受動素子を搭載し、かつ前記外部リード以外
    を前記貫通穴部を含めて樹脂封止することを特徴とする
    混成集積回路。
JP1097964A 1989-04-17 1989-04-17 混成集積回路 Pending JPH02275655A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07135277A (ja) * 1993-11-11 1995-05-23 Nec Corp 半導体装置
JPWO2006090827A1 (ja) * 2005-02-25 2008-08-07 京セラ株式会社 電子装置及びその製造方法
JP2017170806A (ja) * 2016-03-24 2017-09-28 古河電気工業株式会社 金属部材と樹脂モールドとの複合体

Cited By (3)

* Cited by examiner, † Cited by third party
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JPH07135277A (ja) * 1993-11-11 1995-05-23 Nec Corp 半導体装置
JPWO2006090827A1 (ja) * 2005-02-25 2008-08-07 京セラ株式会社 電子装置及びその製造方法
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