JPH0227595A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0227595A JPH0227595A JP63177660A JP17766088A JPH0227595A JP H0227595 A JPH0227595 A JP H0227595A JP 63177660 A JP63177660 A JP 63177660A JP 17766088 A JP17766088 A JP 17766088A JP H0227595 A JPH0227595 A JP H0227595A
- Authority
- JP
- Japan
- Prior art keywords
- port
- ports
- read
- line
- type mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000005684 electric field Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２ボートから読み出しを行うことができる消去
可能な読み出し半導体メモリーに関し、特にそのメモリ
セルの構成に関する。
可能な読み出し半導体メモリーに関し、特にそのメモリ
セルの構成に関する。
通常、消去可能な読み出し半導体メモリー（以下ＥＰ’
ＲＯＭと称する）は１ポートの入出力端子から構成され
る。最近ＥＰＲＯＭの応用分野が広がるにつれて非同期
に２ボートからアクセスできるＥＰＲＯＭを望むユーザ
ーが出てきた。
ＲＯＭと称する）は１ポートの入出力端子から構成され
る。最近ＥＰＲＯＭの応用分野が広がるにつれて非同期
に２ボートからアクセスできるＥＰＲＯＭを望むユーザ
ーが出てきた。
従来、１ボートのＥＦＲＯＭのメモリセル構成は第２図
の様にフローティング型ＭＯＳトランジスタにワード線
及びディジット線が接続された形になっている。
の様にフローティング型ＭＯＳトランジスタにワード線
及びディジット線が接続された形になっている。
書き込み及び読み出しの動作を説明する。
“ｌ”を書き込む時にはディジット線及びワード線に高
電界を印加してフローティングゲートに負電荷を蓄積さ
せる。
電界を印加してフローティングゲートに負電荷を蓄積さ
せる。
“０”を書き込む時にはディジット線は高電界のままで
あるがワード線を選択しない様にすればフローティング
ゲートに電荷が蓄積されることはない。
あるがワード線を選択しない様にすればフローティング
ゲートに電荷が蓄積されることはない。
一方、１″読み出しの時はフローティングゲートに負電
荷が蓄積されているために選択されてもフローティング
型ＭＯＳトランジスタはオフしたままである。
荷が蓄積されているために選択されてもフローティング
型ＭＯＳトランジスタはオフしたままである。
′０”読み出しの時はフローティングゲートに負電荷が
蓄積されていないために選択されるとフローティング型
ＭＯ３）ランジスタはオンする。
蓄積されていないために選択されるとフローティング型
ＭＯ３）ランジスタはオンする。
以上の様に選択されたメモリセルの構成上明らかに２ボ
ートからの読み出しは不可能である。
ートからの読み出しは不可能である。
上述した従来のＥＰＲＯＭのメモリセルは、その構成上
２ボートから非同期に読み出すことは不可能であった。
２ボートから非同期に読み出すことは不可能であった。
本発明の目的はかかるＥＦＲＯＭのメモリセルを改良し
、２ボートから読み出しを行うことが可能７’、ＣＥ
Ｐ ＲＯＭのメモリセルを提供することにある。
、２ボートから読み出しを行うことが可能７’、ＣＥ
Ｐ ＲＯＭのメモリセルを提供することにある。
本発明の２ボートをもつＥＦＲＯＭのメモリセルは、フ
ローティング型ＭＯＳトランジスタのゲートを高電圧の
書き換え用信号線とし、かつ、各々のボートのワード線
をゲート入力とする２ケのＮチャネルＭＯＳトランジス
タを通して各々のボートのディジット線に接続されるこ
とを特徴としている。
ローティング型ＭＯＳトランジスタのゲートを高電圧の
書き換え用信号線とし、かつ、各々のボートのワード線
をゲート入力とする２ケのＮチャネルＭＯＳトランジス
タを通して各々のボートのディジット線に接続されるこ
とを特徴としている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。第１図の実施例に示
す１はＡポートにおけるディジット線、２はＢポートに
おけるディジット線、３はＡポートにおけるワード線、
４はＢボートにおけるワード線、Ｔ１はＡポートのディ
ジット線に情報を伝達するＮチャネル型ＭＯＳトランジ
スタ、Ｔ３はフローティング型ＭＯＳトランジスタで、
３つのＭＯＳトランジスタで構成されたメモリセルであ
る。
す１はＡポートにおけるディジット線、２はＢポートに
おけるディジット線、３はＡポートにおけるワード線、
４はＢボートにおけるワード線、Ｔ１はＡポートのディ
ジット線に情報を伝達するＮチャネル型ＭＯＳトランジ
スタ、Ｔ３はフローティング型ＭＯＳトランジスタで、
３つのＭＯＳトランジスタで構成されたメモリセルであ
る。
第４図を参照して動作を説明する。
書き込み時は、フローティング型ＭＯＳトランジスタＴ
３のゲート入力及び選択ディジ、ト線を高電界に活性化
しておく。その後、“１”書き込みの場合はＡポートも
しくはＢポートのワード線に高電界を印加してフローテ
ィングゲートに負電荷を蓄積させる６、１０″書き込み
の場合はＡポートもしくはＢポートのワード線を非選択
の状態にしておけばフローティングゲートに電荷が蓄積
されることはない。
３のゲート入力及び選択ディジ、ト線を高電界に活性化
しておく。その後、“１”書き込みの場合はＡポートも
しくはＢポートのワード線に高電界を印加してフローテ
ィングゲートに負電荷を蓄積させる６、１０″書き込み
の場合はＡポートもしくはＢポートのワード線を非選択
の状態にしておけばフローティングゲートに電荷が蓄積
されることはない。
一方、読み出し時は、まずフローティング型ＭＯＳ）ラ
ンジスタＴ３の入力ゲートを活性化させておき、Ａボー
トもしくはＢボートのワード線を選択する １１１”読
み出しの場合はフローティング型ＭＯＳトランジスタＴ
３はオフのままであるのでワード線を選択してもディジ
、ト線の高電位のままである。′０”読み出しの場合は
フローティング型ＭＯ３）ランジスタＴ３はオンしてい
るのでワード線を選択することによりディジット線の電
位を引っばる。
ンジスタＴ３の入力ゲートを活性化させておき、Ａボー
トもしくはＢボートのワード線を選択する １１１”読
み出しの場合はフローティング型ＭＯＳトランジスタＴ
３はオフのままであるのでワード線を選択してもディジ
、ト線の高電位のままである。′０”読み出しの場合は
フローティング型ＭＯ３）ランジスタＴ３はオンしてい
るのでワード線を選択することによりディジット線の電
位を引っばる。
つまり、読み出し時にはフローティング型ＭＯＳトラン
ジスタの負電荷の有無により該トランジスタがオン／オ
フして情報を次段のセンス７ンブに伝達するわけである
。ここで読み出し時におけるフローティング型ＭＯＳト
ランジスタのゲート入力は全メモリセルを常に活性化さ
せておいても良い。
ジスタの負電荷の有無により該トランジスタがオン／オ
フして情報を次段のセンス７ンブに伝達するわけである
。ここで読み出し時におけるフローティング型ＭＯＳト
ランジスタのゲート入力は全メモリセルを常に活性化さ
せておいても良い。
本発明のメモリセルは、ＡポートとＢポートの各々にワ
ード線及びディジット線をもっているのでＡボートから
もＢボートからも非同期にアクセスすることが可能とな
る。
ード線及びディジット線をもっているのでＡボートから
もＢボートからも非同期にアクセスすることが可能とな
る。
以上説明したように本発明は、非同期に２ボートから読
み出し可能なメモリセルなので複雑なアービター回路の
周辺回路が省略でき、２ポ一トＥＰＲＯＭの設計を容易
にする効果がある。
み出し可能なメモリセルなので複雑なアービター回路の
周辺回路が省略でき、２ポ一トＥＰＲＯＭの設計を容易
にする効果がある。
第１図は本発明のメモリセルの回路図である。
第２図は従来のメモリセルの回路図である。
１・・・・・・Ａポートにおけるディジット線、２・・
・・・・Ｂボートにおけるディジット線、３・・・・・
・Ａボートにおけるワード線、４・・・・・・Ｂポート
におけるワード線５・・・・・・高電圧の書き換え用信
号線、ＴＩ、Ｔ２・・・・・・Ｎチャネル型ＭＯＳトラ
ンジスタ、Ｔ３・・・・・・フローティング型ＭＯ３）
ランジスタ。 代理人 弁理士 内 原 音
・・・・Ｂボートにおけるディジット線、３・・・・・
・Ａボートにおけるワード線、４・・・・・・Ｂポート
におけるワード線５・・・・・・高電圧の書き換え用信
号線、ＴＩ、Ｔ２・・・・・・Ｎチャネル型ＭＯＳトラ
ンジスタ、Ｔ３・・・・・・フローティング型ＭＯ３）
ランジスタ。 代理人 弁理士 内 原 音
Claims (1)
- ２ポートから読み出しを行うことができる消去可能な読
み出し半導体メモリにおいて、このメモリーを構成する
メモリセルが、フローティング型ＭＯＳトランジスタの
ゲートを高電圧の書き換え用信号線とし、かつ、各々の
ポートのワード線をゲート入力とする２ケのトランジス
タを通して各々のポートのディジット線に接続されるこ
とを特徴とする消去可能な読み出し半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177660A JPH0227595A (ja) | 1988-07-15 | 1988-07-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177660A JPH0227595A (ja) | 1988-07-15 | 1988-07-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227595A true JPH0227595A (ja) | 1990-01-30 |
Family
ID=16034876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177660A Pending JPH0227595A (ja) | 1988-07-15 | 1988-07-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227595A (ja) |
-
1988
- 1988-07-15 JP JP63177660A patent/JPH0227595A/ja active Pending
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