JPH02276273A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02276273A JPH02276273A JP1098144A JP9814489A JPH02276273A JP H02276273 A JPH02276273 A JP H02276273A JP 1098144 A JP1098144 A JP 1098144A JP 9814489 A JP9814489 A JP 9814489A JP H02276273 A JPH02276273 A JP H02276273A
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- JP
- Japan
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- mos transistor
- transistor
- output
- power supply
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明は、半導体集積回路装置に関し、特に高出力耐圧
、高出力電流を通常の相補型ＭＯ５集積回路製造プロセ
スで実現可能で、またＭＰＵ （マイクロプロセッサユ
ニット） 、ＭＣＵ （マイクロコントローラユニット
）等の一般ＩＣで使用されている５ Ｖ （ＶＣＣ）の
ｆ［源の出力で高電圧（ＶＤＤ）駆動（Ｄ回路をドライ
ブする半導体集積回路装置に関する。
、高出力電流を通常の相補型ＭＯ５集積回路製造プロセ
スで実現可能で、またＭＰＵ （マイクロプロセッサユ
ニット） 、ＭＣＵ （マイクロコントローラユニット
）等の一般ＩＣで使用されている５ Ｖ （ＶＣＣ）の
ｆ［源の出力で高電圧（ＶＤＤ）駆動（Ｄ回路をドライ
ブする半導体集積回路装置に関する。
第４図は、消費電力を少なくしながら高出力耐圧、高出
力電流が必要でかつ出力電圧を変化させたいときに従来
使用していた半導体集積回路装置で、複数段の相補型Ｍ
ＯＳトランジスタに出力トランジスタとしてバイポーラ
トランジスタを用いた、いわゆるＢｉ−ＣＭＯ５で構成
した半導体集積回路装置である。
力電流が必要でかつ出力電圧を変化させたいときに従来
使用していた半導体集積回路装置で、複数段の相補型Ｍ
ＯＳトランジスタに出力トランジスタとしてバイポーラ
トランジスタを用いた、いわゆるＢｉ−ＣＭＯ５で構成
した半導体集積回路装置である。
この図において、（１）は入力端子であり、相補型ＭＯ
Ｓトランジスタのゲート部分に接続されている。
Ｓトランジスタのゲート部分に接続されている。
（２）はＰチャネルＭＯＳ トランジスタ（３）とＮチ
ャネルＭＯＳ トランジスタ（４）とから構成さｎる複
数段の相補型ＭＯＳトランジスタで、（６） 、 ｔａ
）はそれぞれ最終段のＰチャネルＭＯＳトランジスタ、
ＮチャネルＭＯＳトランジスタである。（７）は出力電
圧変化用電源である。（１３ｂ）は最終段の相補型ＭＯ
Ｓトランジスタに応動するバイポーラトランジスタでエ
ミッタ部分はＧＮＤ Ｗ位αｌこ、コレクタ部分は出力
端子Ｃ１４１に接続している。（７）は１！流制限抵抗
である。（１８は発光素子ダイオード（ＬＥＤ ）で、
そのアノードは出力電圧変化用１！源（７）の（＋）側
に、カソードは電流制限抵抗Ｑ５１こ接続している。
ャネルＭＯＳ トランジスタ（４）とから構成さｎる複
数段の相補型ＭＯＳトランジスタで、（６） 、 ｔａ
）はそれぞれ最終段のＰチャネルＭＯＳトランジスタ、
ＮチャネルＭＯＳトランジスタである。（７）は出力電
圧変化用電源である。（１３ｂ）は最終段の相補型ＭＯ
Ｓトランジスタに応動するバイポーラトランジスタでエ
ミッタ部分はＧＮＤ Ｗ位αｌこ、コレクタ部分は出力
端子Ｃ１４１に接続している。（７）は１！流制限抵抗
である。（１８は発光素子ダイオード（ＬＥＤ ）で、
そのアノードは出力電圧変化用１！源（７）の（＋）側
に、カソードは電流制限抵抗Ｑ５１こ接続している。
次にこの半導体集積回路の動作について説明する。複数
段の相補型ＭＯＳトランジスタ（２）は、相補型ＨＯＳ
トランジスタ構造のため、高出力電流がとれない。この
ため、出力トランジスタとしてバイポーラトランジスタ
（１３ｂ）を用い出力電圧変化用電源（７１ｔζより高
出力電流を得ている。その動作は、複数段の相補型ＭＯ
Ｓトランジスタ（２）の出力がゝＨ′のとき、バイポー
ラトランジスタ（１３ｂ）はベース・エミッタ間にＯＮ
するのに十分な電圧が発生しＯＮする。これにより出力
電圧変化用［源（７）ｉこより出力ｗ！を流が流れＬＥ
Ｄ Ｃ１１ｌ）は点灯する。これに対し、複数段の相補
型ＭＯＳトランジスタ（２）の出力がＬ′のとき、バイ
ポーラトランジスタ（１３ｂ）は０ＦＦＬＬＥＤＱｅは
点灯しない。
段の相補型ＭＯＳトランジスタ（２）は、相補型ＨＯＳ
トランジスタ構造のため、高出力電流がとれない。この
ため、出力トランジスタとしてバイポーラトランジスタ
（１３ｂ）を用い出力電圧変化用電源（７１ｔζより高
出力電流を得ている。その動作は、複数段の相補型ＭＯ
Ｓトランジスタ（２）の出力がゝＨ′のとき、バイポー
ラトランジスタ（１３ｂ）はベース・エミッタ間にＯＮ
するのに十分な電圧が発生しＯＮする。これにより出力
電圧変化用［源（７）ｉこより出力ｗ！を流が流れＬＥ
Ｄ Ｃ１１ｌ）は点灯する。これに対し、複数段の相補
型ＭＯＳトランジスタ（２）の出力がＬ′のとき、バイ
ポーラトランジスタ（１３ｂ）は０ＦＦＬＬＥＤＱｅは
点灯しない。
前記従来の半導体集積回路装置は、第４図のようなりｉ
−ＣＭＯ８構成であるため、その構造が複雑で生産コス
トが高くつくという問題点がある。
−ＣＭＯ８構成であるため、その構造が複雑で生産コス
トが高くつくという問題点がある。
しかし、通常のＣＭＯＳプロセスの複数段の相補型ＭＯ
Ｓトランジスタ＋２１では高出力電流が期待できず、ま
た耐圧を高くすると電流ゲインが低くなり出力電流が取
れなくなる。
Ｓトランジスタ＋２１では高出力電流が期待できず、ま
た耐圧を高くすると電流ゲインが低くなり出力電流が取
れなくなる。
本発明は、以上のような問題点を解決するためになされ
たもので、 ・通常のＣＭＯＳプロセスで高出力電流が得られる。
たもので、 ・通常のＣＭＯＳプロセスで高出力電流が得られる。
・さまざまな入力レベルで高耐圧回路を駆動できる。
ことを特徴とする半導体集積回路装置を提供することを
目的とする。
目的とする。
本発明に係る半導体集積回路装置は、複数段の相補型ｘ
＋Ｏ５トランジスタにおいて、出力電圧変化用電源によ
りＰチャネルＭＯＳトランジスタのバルク部分にバック
ゲートバイアスを印加した相補型ＭＯＳトランジスタと
その相補型ＭＯＳトラジスタの電源ＶＣＣ系の出力をＶ
ＤＤ系にレベル変換する回路と、基板をコレクタ、ウェ
ルをベース、ウェル内に形成した拡散層をエミッタとし
た縦型ｎｐｎ トランジスタとそれに直列に接続したＮ
チャネルＭＯＳトランジスタとを設けたものである。
＋Ｏ５トランジスタにおいて、出力電圧変化用電源によ
りＰチャネルＭＯＳトランジスタのバルク部分にバック
ゲートバイアスを印加した相補型ＭＯＳトランジスタと
その相補型ＭＯＳトラジスタの電源ＶＣＣ系の出力をＶ
ＤＤ系にレベル変換する回路と、基板をコレクタ、ウェ
ルをベース、ウェル内に形成した拡散層をエミッタとし
た縦型ｎｐｎ トランジスタとそれに直列に接続したＮ
チャネルＭＯＳトランジスタとを設けたものである。
本発明によれば、出力トランジスタとして縦型ｎｐｎ（
ｐｎｐ） トランジスタを用いることで通常のＣＭＯＳ
プロセスで高出力電流が得られる。また出力電圧変化用
電源によりＰチャネルＭＯＳトランジスタのバルク部分
にバックゲートバイアスを印加しそのＶＣＣ系の出力を
ＶＤＤ系にレベル変換することでさまざまな入力レベル
で高耐圧が可能である。
ｐｎｐ） トランジスタを用いることで通常のＣＭＯＳ
プロセスで高出力電流が得られる。また出力電圧変化用
電源によりＰチャネルＭＯＳトランジスタのバルク部分
にバックゲートバイアスを印加しそのＶＣＣ系の出力を
ＶＤＤ系にレベル変換することでさまざまな入力レベル
で高耐圧が可能である。
本発明に係る半導体集積回路装置の一実施例を第１図に
示す。この図−ζおいて、（１）は入力端子でありＰチ
ャネルＭＯＳ トランジスタ（８）とＮチャネルＭＯＳ
トランジスタ（９）で構成される相補型ＭＯＳトランジ
スタのゲート部分に接続している。（７）は出力変化用
ｆｆ［でＰチャネルＭＯＳ トランジスタ（８ンのバッ
クゲートバイアス及び複数段の相補型ＭＯＳトランジス
タ（２）の電源ＶＤＤに使用している。辿は電源ＶＣＣ
系の出力をＶｐｐ系にレベル変換する回路である。四は
ＮチャネルＭＯＳトランジスタでそのソース部分はＧＮ
Ｄ ｌＥ位ａηに、そのドレイン部分は出力端子ａ◆に
接続している。（１３１）は第２図の断面構造図に示す
ように、基板をコレクタ、ウェルをベース、ウェル内Ｃ
ζ形成したｎ拡散層をエミッタとした縦型ｎｐｎ トラ
ンジスタで、そのコレクタは出力電圧変化用電源（７）
の（→側に、エミッタは出力端子ａ勾に接続している。
示す。この図−ζおいて、（１）は入力端子でありＰチ
ャネルＭＯＳ トランジスタ（８）とＮチャネルＭＯＳ
トランジスタ（９）で構成される相補型ＭＯＳトランジ
スタのゲート部分に接続している。（７）は出力変化用
ｆｆ［でＰチャネルＭＯＳ トランジスタ（８ンのバッ
クゲートバイアス及び複数段の相補型ＭＯＳトランジス
タ（２）の電源ＶＤＤに使用している。辿は電源ＶＣＣ
系の出力をＶｐｐ系にレベル変換する回路である。四は
ＮチャネルＭＯＳトランジスタでそのソース部分はＧＮ
Ｄ ｌＥ位ａηに、そのドレイン部分は出力端子ａ◆に
接続している。（１３１）は第２図の断面構造図に示す
ように、基板をコレクタ、ウェルをベース、ウェル内Ｃ
ζ形成したｎ拡散層をエミッタとした縦型ｎｐｎ トラ
ンジスタで、そのコレクタは出力電圧変化用電源（７）
の（→側に、エミッタは出力端子ａ勾に接続している。
（ト）は電流制限抵抗、Ｑｆｔはアノード側を電流制限
抵抗四に接続したＬＥＤで、ともに出力端子Ｃ１４１と
ＧＮＤ ｉ位動に設けている。
抵抗四に接続したＬＥＤで、ともに出力端子Ｃ１４１と
ＧＮＤ ｉ位動に設けている。
次１ここの一実施例の動作について説明する。この半導
体集積口面装置は、通常のＣＭＯＳプロセスでの寄生ｎ
ｐｎ トランジスタ（１３ａ）を出力トランジスタとし
ているため、その構造はＢｉ−ＣＭＯ５ｍＫの従来の半
導体集積回路装置にくらべ簡単である。
体集積口面装置は、通常のＣＭＯＳプロセスでの寄生ｎ
ｐｎ トランジスタ（１３ａ）を出力トランジスタとし
ているため、その構造はＢｉ−ＣＭＯ５ｍＫの従来の半
導体集積回路装置にくらべ簡単である。
また、出力電圧変化用電源（７）によりＰチャネルＭＯ
Ｓトランジスタ（８）のバルク部分にバックゲートバイ
アスを印加することで、ＰチャネルＭＯＳトランジスタ
（８）の０Ｎｆｆ、圧を高くし回路スレッショルドを低
くして入力レベルをコントロール（たとえば”ＩＴＬレ
ベル）しており、さらにＰチャネルＭＯＳトランジスタ
（８）とＮチャネルＭＯＳトランジスタ（９）で構成さ
れる相補型ＭＯＳトランジスタの電源ＶＣＣ（たとえば
５Ｖ）系をＶＤＤ（たとえば２０ｖ）系にレベル変換す
ることで、さまざまな入力レベル（電源ＶＣＣ ）で高
耐圧（ＶＤＤ系）の回路を駆動している。複数段の相補
型ＭＯＳトランジスタ（２）の出力がＨのとき、縦型ｎ
ｐｎ トランジスタ（１３ａ）はＯＮｔ、、Ｎチャネル
ＭＯ８）ランジスタ四はＯＦＦする。従って、出力端子
側に出力電圧変化用電源（７）による電流が流れＬＥＤ
（ｌｆｔは点灯する。複数段の相補型ＭＯＳトランジ
スタ１２）の出力がＬ のとき、縦型ｎｐｎ トランジ
スタ（ｔａａ）はＯＦＦ ｔ、、ＮチャネルＭＯＳトラ
ンジスタ曹はＯＮする。従って出力端子ａ◆薔こ電流は
流れずＬＥＤ （ｌｉ９は点灯しない。
Ｓトランジスタ（８）のバルク部分にバックゲートバイ
アスを印加することで、ＰチャネルＭＯＳトランジスタ
（８）の０Ｎｆｆ、圧を高くし回路スレッショルドを低
くして入力レベルをコントロール（たとえば”ＩＴＬレ
ベル）しており、さらにＰチャネルＭＯＳトランジスタ
（８）とＮチャネルＭＯＳトランジスタ（９）で構成さ
れる相補型ＭＯＳトランジスタの電源ＶＣＣ（たとえば
５Ｖ）系をＶＤＤ（たとえば２０ｖ）系にレベル変換す
ることで、さまざまな入力レベル（電源ＶＣＣ ）で高
耐圧（ＶＤＤ系）の回路を駆動している。複数段の相補
型ＭＯＳトランジスタ（２）の出力がＨのとき、縦型ｎ
ｐｎ トランジスタ（１３ａ）はＯＮｔ、、Ｎチャネル
ＭＯ８）ランジスタ四はＯＦＦする。従って、出力端子
側に出力電圧変化用電源（７）による電流が流れＬＥＤ
（ｌｆｔは点灯する。複数段の相補型ＭＯＳトランジ
スタ１２）の出力がＬ のとき、縦型ｎｐｎ トランジ
スタ（ｔａａ）はＯＦＦ ｔ、、ＮチャネルＭＯＳトラ
ンジスタ曹はＯＮする。従って出力端子ａ◆薔こ電流は
流れずＬＥＤ （ｌｉ９は点灯しない。
なお、上記一実施例では、出力トランジスタとして縦型
ｎｐｎ トランジスタ（１３ａ）を用いたが、ｐｎｐ
トランジスタであってもよく、この場合、第３図に示す
回路構成図が考えられ、同様の効果が得られる。
ｎｐｎ トランジスタ（１３ａ）を用いたが、ｐｎｐ
トランジスタであってもよく、この場合、第３図に示す
回路構成図が考えられ、同様の効果が得られる。
本発明によれば、通常のＣＭＯＳプロセスでの寄生の縦
型トランジスタを出力トランジスタとすることで生産コ
ストが安くなる。また出力電圧変化用電源によりＰチャ
ネルＭＯＳトランジスタのバルク部分をこバックゲート
バイアスを印加し、電源ＶＣＣ系の出力をＶＤＤ系にレ
ベル変換することで、さまざまな入力レベル（電源ＶＣ
Ｃ系）で高耐圧（ＶＤＤ系）の回路を駆動できる。特に
、ＭＰＶ （マイクロプロセッサユニット’） 、ＭＣ
Ｖ （マイクロコントロールユニット）等、一般に使用
されている５ Ｖ （ＶＣＣ）系での使用が可能である
。
型トランジスタを出力トランジスタとすることで生産コ
ストが安くなる。また出力電圧変化用電源によりＰチャ
ネルＭＯＳトランジスタのバルク部分をこバックゲート
バイアスを印加し、電源ＶＣＣ系の出力をＶＤＤ系にレ
ベル変換することで、さまざまな入力レベル（電源ＶＣ
Ｃ系）で高耐圧（ＶＤＤ系）の回路を駆動できる。特に
、ＭＰＶ （マイクロプロセッサユニット’） 、ＭＣ
Ｖ （マイクロコントロールユニット）等、一般に使用
されている５ Ｖ （ＶＣＣ）系での使用が可能である
。
第１図は、本発明に係る半導体集積回路装置の一実施例
を示す回路構成図である。第２図は第１図の縦型ｎｐｎ
トランジスタの断面構造図である。 第３図は本発明に係る他の実施例を示す回路構成図であ
る。第４図は従来のＢ ｉ−ＣＭＯ８構成の半導体集積
回路装置を示す回路構成図である。 図において、（２）は複数段の相補型ＭＯ５トランジス
タ、（７）は出力９圧変化用電源、（８）はバルク部分
にバックゲートバイアスを印加したＰチャネルＭＯＳト
ランジスタ、Ｃ１，）は電源ＶＣＣ系の出力をＶＤＤ系
にレベル変換する回路、（１３ａ）は縦型ｎｐｎ トラ
ンジスタである。 なお、各図中の同一符号は同一または同一部分を示す。
を示す回路構成図である。第２図は第１図の縦型ｎｐｎ
トランジスタの断面構造図である。 第３図は本発明に係る他の実施例を示す回路構成図であ
る。第４図は従来のＢ ｉ−ＣＭＯ８構成の半導体集積
回路装置を示す回路構成図である。 図において、（２）は複数段の相補型ＭＯ５トランジス
タ、（７）は出力９圧変化用電源、（８）はバルク部分
にバックゲートバイアスを印加したＰチャネルＭＯＳト
ランジスタ、Ｃ１，）は電源ＶＣＣ系の出力をＶＤＤ系
にレベル変換する回路、（１３ａ）は縦型ｎｐｎ トラ
ンジスタである。 なお、各図中の同一符号は同一または同一部分を示す。
Claims (1)
- 【特許請求の範囲】 ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタで構成した複数段の相補型ＭＯＳトランジスタ
において、その電源Ｖ＿Ｄ＿ＤとＧＮＤ電位間に接続し
た出力電圧変化用電源と、 前記複数段の相補型ＭＯＳトランジスタの入力側に設け
られ、前記出力電圧変化用電源をバックゲートバイアス
としてバルク部分に印加すると共にそのソースを電源Ｖ
＿Ｃ＿Ｃに接続したＰチャネルＭＯＳトランジスタを含
む相補型ＭＯＳトランジスタと、前記入力側に設けた相
補型ＭＯＳトランジスタの電源Ｖ＿Ｃ＿Ｃ系の出力を電
源Ｖ＿Ｄ＿Ｄ系にレベル変換する回路と、 基板をコレクタ、ウェルをベース、ウェル内に形成した
拡散層をエミッタとした縦型バイポーラトランジスタの
ベースに前記複数段の相補型ＭＯＳトランジスタの出力
を接続し、さらに縦型バイポーラトランジスタのエミッ
タとＭＯＳトランジスタを電源Ｖ＿Ｄ＿ＤとＧＮＤ間に
直列に接続し、縦型バイポーラトランジスタとＭＯＳト
ランジスタの接続点を出力としたことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098144A JP2626045B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098144A JP2626045B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276273A true JPH02276273A (ja) | 1990-11-13 |
| JP2626045B2 JP2626045B2 (ja) | 1997-07-02 |
Family
ID=14212008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098144A Expired - Lifetime JP2626045B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626045B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011518479A (ja) * | 2008-03-27 | 2011-06-23 | アギア システムズ インコーポレーテッド | 高電圧耐性の入出力インターフェイス回路 |
| JP2014014140A (ja) * | 2013-09-02 | 2014-01-23 | Agere Systems Inc | 高電圧耐性の入出力インターフェイス回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040977A (ja) * | 1973-08-14 | 1975-04-15 | ||
| JPS5387187A (en) * | 1977-01-12 | 1978-08-01 | Hitachi Ltd | Semiconductor driving circuit |
| JPS629225A (ja) * | 1985-07-05 | 1987-01-17 | Sharp Corp | 貯留装置 |
-
1989
- 1989-04-17 JP JP1098144A patent/JP2626045B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040977A (ja) * | 1973-08-14 | 1975-04-15 | ||
| JPS5387187A (en) * | 1977-01-12 | 1978-08-01 | Hitachi Ltd | Semiconductor driving circuit |
| JPS629225A (ja) * | 1985-07-05 | 1987-01-17 | Sharp Corp | 貯留装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011518479A (ja) * | 2008-03-27 | 2011-06-23 | アギア システムズ インコーポレーテッド | 高電圧耐性の入出力インターフェイス回路 |
| JP2014014140A (ja) * | 2013-09-02 | 2014-01-23 | Agere Systems Inc | 高電圧耐性の入出力インターフェイス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626045B2 (ja) | 1997-07-02 |
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