JPH02276306A - 電圧駆動素子の駆動回路 - Google Patents
電圧駆動素子の駆動回路Info
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- JPH02276306A JPH02276306A JP1098052A JP9805289A JPH02276306A JP H02276306 A JPH02276306 A JP H02276306A JP 1098052 A JP1098052 A JP 1098052A JP 9805289 A JP9805289 A JP 9805289A JP H02276306 A JPH02276306 A JP H02276306A
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- voltage
- diode
- pulse transformer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果トランジスタ、ＩＧＢＴ等の電圧
駆動素子をパルス電圧でオン・オフ駆動する回路、特に
高速度ターンオフを可能にする電圧駆動素子の駆動回路
に関する。
駆動素子をパルス電圧でオン・オフ駆動する回路、特に
高速度ターンオフを可能にする電圧駆動素子の駆動回路
に関する。
従来の電圧駆動素子の駆動回路としては２例えば第８図
に示すようなものがある。この図に従って説明すると、
Ｇ３は駆動されるスイッチング用のＮチャネルエンハ
ンスメント形電界効果トランジスタである。ＴＩはパル
ストランスであり、その１次巻線ｎ１は直ｉ５？！電源
ｖＣＣにまたがって駆動トランジスタＱ１と直列接続さ
れている。
に示すようなものがある。この図に従って説明すると、
Ｇ３は駆動されるスイッチング用のＮチャネルエンハ
ンスメント形電界効果トランジスタである。ＴＩはパル
ストランスであり、その１次巻線ｎ１は直ｉ５？！電源
ｖＣＣにまたがって駆動トランジスタＱ１と直列接続さ
れている。
パルストランスＴ１の２次巻線ｎ２はダイオードｏｔを
介して電界効果トランジスタＱ３の駆動端子たるゲート
極Ｇ、 ｆｆｉ流端子たるソース極Ｓ間に接続されてい
る。ゲート、ソース極間には、その間の静電容量に蓄え
られる電荷の放電用のＰＮＰ形のバイポーラトランジス
タＱ２のエミッタ、コレクタ極が並列接続され、トラン
ジスタｇ２のベースは抵抗ｍＲ１を通してダイオードＤ
１のアノードに接続されている。 尚、＋４はパルスト
ランスの１１の漏れインダクタンス、Ｃｎ２は２次巻線
ｎ２の分布容量を等価的に示している。
介して電界効果トランジスタＱ３の駆動端子たるゲート
極Ｇ、 ｆｆｉ流端子たるソース極Ｓ間に接続されてい
る。ゲート、ソース極間には、その間の静電容量に蓄え
られる電荷の放電用のＰＮＰ形のバイポーラトランジス
タＱ２のエミッタ、コレクタ極が並列接続され、トラン
ジスタｇ２のベースは抵抗ｍＲ１を通してダイオードＤ
１のアノードに接続されている。 尚、＋４はパルスト
ランスの１１の漏れインダクタンス、Ｃｎ２は２次巻線
ｎ２の分布容量を等価的に示している。
今信号ＭＳＩＧからのパルス信号により駆動用トランジ
スタＱｌが第９図＋１１に示す時刻【０にてオンすると
、パルストランスＴＩの１次巻線ｎｌの両端には駆動ト
ランジスタＱ１を理想的導通と仮定すると電源電圧ｖＣ
Ｃが印加され、２次巻線ｎ２にも黒点印側を正とする電
圧Ｖｎ２が発生する。２次巻線ｎ２の波形Ｖｎ２を第９
図（２）に示すが、 ｎｌと１２の巻数比をｌ：ｌとし
た場合、その電圧は■ＣＣであり、この電圧はダイオー
ドＤ１を介して電界効果トランジスタロ３のゲート極Ｇ
、ソース極Ｓ間に加えられ、ゲート、ソース極間容ｆｆ
１ｃｃ＊を充電する。この時ＰＮＰ形トランジスタ０２
のベース・エミッタはダイオードＤＩの順電圧によって
逆バイアスされ、 ＰＮＰ形トランジスリス２はオフ
状態であり、電界効果トランジスタＱ３のゲート極Ｇと
ソース極Ｓとの間の電圧Ｖ ＣＳはＶ ＣＣ−ＶＦに維
持されて電界効果トランジスタＱ３はオンとなる。ここ
にＶＦはダイオードＤ１の順方向電圧降下である。
スタＱｌが第９図＋１１に示す時刻【０にてオンすると
、パルストランスＴＩの１次巻線ｎｌの両端には駆動ト
ランジスタＱ１を理想的導通と仮定すると電源電圧ｖＣ
Ｃが印加され、２次巻線ｎ２にも黒点印側を正とする電
圧Ｖｎ２が発生する。２次巻線ｎ２の波形Ｖｎ２を第９
図（２）に示すが、 ｎｌと１２の巻数比をｌ：ｌとし
た場合、その電圧は■ＣＣであり、この電圧はダイオー
ドＤ１を介して電界効果トランジスタロ３のゲート極Ｇ
、ソース極Ｓ間に加えられ、ゲート、ソース極間容ｆｆ
１ｃｃ＊を充電する。この時ＰＮＰ形トランジスタ０２
のベース・エミッタはダイオードＤＩの順電圧によって
逆バイアスされ、 ＰＮＰ形トランジスリス２はオフ
状態であり、電界効果トランジスタＱ３のゲート極Ｇと
ソース極Ｓとの間の電圧Ｖ ＣＳはＶ ＣＣ−ＶＦに維
持されて電界効果トランジスタＱ３はオンとなる。ここ
にＶＦはダイオードＤ１の順方向電圧降下である。
次に、ｔ＝ｔｌで駆動トランジスタＱｌがオフすると、
パルストランスＴ１の励磁電流により巻線の分布容１ｉ
ｃｎ２が図示極性に充電されるよう、Ｓ線の電圧が反転
し始める０分布容１ｔｃｎ２が大きいとこの電圧反転時
間は太き（なる、電圧が反転し始め。
パルストランスＴ１の励磁電流により巻線の分布容１ｉ
ｃｎ２が図示極性に充電されるよう、Ｓ線の電圧が反転
し始める０分布容１ｔｃｎ２が大きいとこの電圧反転時
間は太き（なる、電圧が反転し始め。
ターンオフ川トランジスタＱ２のベース電位がエミッタ
電位より下がると初めてＧ２がオンして電界効果トラン
ジスタロ３のゲート電圧ＶＣＳを下げるので。
電位より下がると初めてＧ２がオンして電界効果トラン
ジスタロ３のゲート電圧ＶＣＳを下げるので。
反転時間が長いとゲート電圧■。、の立ち上がり速度も
遅＜、ｆａ界効果トランジリスＱ３のターン速度が低下
する。２次巻線電圧Ｖｎ２が０電位以下になるとＶ Ｃ
ＳもＯＦ２位となる。２次巻線電圧Ｖｎ２は。
遅＜、ｆａ界効果トランジリスＱ３のターン速度が低下
する。２次巻線電圧Ｖｎ２が０電位以下になるとＶ Ｃ
ＳもＯＦ２位となる。２次巻線電圧Ｖｎ２は。
１次巻線電圧がツェナダイオードｚＤ１とダイオード０
２からなるフライバック電圧抑制回路で抑制される迄反
転する。
２からなるフライバック電圧抑制回路で抑制される迄反
転する。
またゲート電圧Ｖ ＧＳの反転時間はトランジスタＱｌ
がターンオフする直前の励磁電流の大きさにも比例する
のでＱｌのオン時間が短い細いパルスの時。
がターンオフする直前の励磁電流の大きさにも比例する
のでＱｌのオン時間が短い細いパルスの時。
電界効果トランジスタＱ３のゲートに細いパルスを与え
る事が出来なくなる。第１Ｏ図は他の従来例であって、
第８図に示す駆動回路とはターンオンのモードがほぼ同
じで、ターンオフのモードが異なる。この駆動回路では
トランジスタＱ１がオフすると、２次巻線電圧Ｖｎ２は
反転するが反転電圧はダイオードＤ３で阻止され、トラ
ンジスタロ２はＣＣ３の充電々荷をエミッタからベース
にＲ２を通して流れるベース電流でオンしてＣＧ３を放
電するものである。
る事が出来なくなる。第１Ｏ図は他の従来例であって、
第８図に示す駆動回路とはターンオンのモードがほぼ同
じで、ターンオフのモードが異なる。この駆動回路では
トランジスタＱ１がオフすると、２次巻線電圧Ｖｎ２は
反転するが反転電圧はダイオードＤ３で阻止され、トラ
ンジスタロ２はＣＣ３の充電々荷をエミッタからベース
にＲ２を通して流れるベース電流でオンしてＣＧ３を放
電するものである。
この回路でも１分布容量Ｃｎ２が大きいとトランジスタ
Ｑ１のオフ後にも抵抗１１５Ｒ２に図示極性の電圧が残
りトランジスタＱ２が速やかにオンせず、電界効果トラ
ンジスタＱ３のゲート電圧ＶＧＮは瞬時に低下はしない
。
Ｑ１のオフ後にも抵抗１１５Ｒ２に図示極性の電圧が残
りトランジスタＱ２が速やかにオンせず、電界効果トラ
ンジスタＱ３のゲート電圧ＶＧＮは瞬時に低下はしない
。
しかしながら、このような従来の電圧駆動素子の駆動回
路にあってはその電圧駆動の半導体スイッチング素子１
例えば電界効果トランジスタは小電力で駆動できると同
時に原理的には蓄積時間が存在しないため、バイポーラ
トランジスタと比較して高速度スイッチング動作が可能
であるが、そのゲート・ソース極間にかなり大きな静電
容量が存在するため、この静電容量に蓄えられる電荷を
高速に充電または放電させなければならないという問題
があった。
路にあってはその電圧駆動の半導体スイッチング素子１
例えば電界効果トランジスタは小電力で駆動できると同
時に原理的には蓄積時間が存在しないため、バイポーラ
トランジスタと比較して高速度スイッチング動作が可能
であるが、そのゲート・ソース極間にかなり大きな静電
容量が存在するため、この静電容量に蓄えられる電荷を
高速に充電または放電させなければならないという問題
があった。
この発明は、このような課題を解決するため。
駆動回路のスイッチング素子のオフ時に２次巻線に発生
するフライバック電流によりターンオフ川のスイッチン
グ素子をオンさせ、電圧駆動素子の制御端子と電流端子
間の静電容量を高速に充電または放電させるものである
。
するフライバック電流によりターンオフ川のスイッチン
グ素子をオンさせ、電圧駆動素子の制御端子と電流端子
間の静電容量を高速に充電または放電させるものである
。
以下、この発明を図面に基づいて説明する。
第１図は、この発明の一実施例を示す図である。
先ず構成を説明すると、 Ｑ３は駆動されるスイッチン
グ用のＮチャネルエンハンスメント形電界効果トランジ
スタである。 ＴＩは第１のパルストランスであり、そ
の１次巻線ｎｌは直流１！源ｖｃｃにまたがって駆動ト
ランジスタＯ１と直列接続されている。
グ用のＮチャネルエンハンスメント形電界効果トランジ
スタである。 ＴＩは第１のパルストランスであり、そ
の１次巻線ｎｌは直流１！源ｖｃｃにまたがって駆動ト
ランジスタＯ１と直列接続されている。
Ｔ２は第２のパルストランスであり、その１次巻線ｎ１
は直流電源ｖＣＣにまたがって駆動トランジスタ旧と直
列接続されている。ダイオードＤ５． Ｄ６は２ケのパ
ルストランスＴＩとＴ２の各一次巻線の分離用である。
は直流電源ｖＣＣにまたがって駆動トランジスタ旧と直
列接続されている。ダイオードＤ５． Ｄ６は２ケのパ
ルストランスＴＩとＴ２の各一次巻線の分離用である。
抵抗Ｒ３はパルストランスＴ２に小さいコアを用いた場
合、その電流を制限してコアの飽和を防ぐために設けら
れている。第１のパルストランスＴＩの２次巻線ｎ２は
ダイオードｏ１を介して電界効果トランジスタＱ３の駆
動端子たるゲート極Ｇ、電流端子たるソース極Ｓ間に接
続されている。ゲート、ソース極間には、その間の静電
容量に蓄えられる電荷の放電用のＰＮＰ形のバイポーラ
トランジスタ０２のエミッタ、コレクタ極が並列接続さ
れ。
合、その電流を制限してコアの飽和を防ぐために設けら
れている。第１のパルストランスＴＩの２次巻線ｎ２は
ダイオードｏ１を介して電界効果トランジスタＱ３の駆
動端子たるゲート極Ｇ、電流端子たるソース極Ｓ間に接
続されている。ゲート、ソース極間には、その間の静電
容量に蓄えられる電荷の放電用のＰＮＰ形のバイポーラ
トランジスタ０２のエミッタ、コレクタ極が並列接続さ
れ。
トランジスタＱ２のベースは抵抗器Ｒ１を通してダイオ
−トロｌのアノードに接続されている。尚ＩＩ はパル
ストランスのＴＩの漏れインダクタンス、Ｃｎ２は２次
巻線ｎ２の分布容量を等価的に示している。
−トロｌのアノードに接続されている。尚ＩＩ はパル
ストランスのＴＩの漏れインダクタンス、Ｃｎ２は２次
巻線ｎ２の分布容量を等価的に示している。
第２のパルストランスＴ２の２次巻線１２はダイオード
Ｄ７を介してＰＮＰ形のバイポーラトランジスタロ２の
エミッタ、ベース極間に接続されている。
Ｄ７を介してＰＮＰ形のバイポーラトランジスタロ２の
エミッタ、ベース極間に接続されている。
次に作用を説明すると、以下のとおりになる。
今信号１９ｓＩＧからのパルス信号により駆動用のトラ
ンジスタＱｌが第２図１１）に示す時刻ｔｏにてオンす
るものとし、ま°たトランジスタＱｌとダイオードＤ５
の電圧降下を無視すると、パルストランスＴ１の１次巻
線ｎｌの両端には電源電圧ｖＣＣが印加され。
ンジスタＱｌが第２図１１）に示す時刻ｔｏにてオンす
るものとし、ま°たトランジスタＱｌとダイオードＤ５
の電圧降下を無視すると、パルストランスＴ１の１次巻
線ｎｌの両端には電源電圧ｖＣＣが印加され。
２次巻線ｎ２にも黒点印側を正とする電圧が発生する。
２次巻線ｎ２の波形を第５図（２）に示すがｎｌと１２
の巻数比をｌ：ｌとした場合、その電圧はｖｃｃであり
、この電圧はダイオードＯ１を介して電界効果トランジ
スタＱ３のゲート極Ｇ、ソース極Ｓに加えられる。この
時ＰＮＰ形トランジスタＱ２のベース。
の巻数比をｌ：ｌとした場合、その電圧はｖｃｃであり
、この電圧はダイオードＯ１を介して電界効果トランジ
スタＱ３のゲート極Ｇ、ソース極Ｓに加えられる。この
時ＰＮＰ形トランジスタＱ２のベース。
エミッタ極はダイオードＤ１の順電圧によって逆バイア
スされ、ＰＮＰ形トランジスリス２はオフ状態であり、
電界効果トランジスタＱ３のゲート極Ｇとソース極Ｓと
の間の電圧ｖ０はほぼｖｃｃである。
スされ、ＰＮＰ形トランジスリス２はオフ状態であり、
電界効果トランジスタＱ３のゲート極Ｇとソース極Ｓと
の間の電圧ｖ０はほぼｖｃｃである。
このゲート電圧で電界効果トランジスタＱ３はオン状態
となる。
となる。
一方、第２のパルストランスＴ２の１次巻線ｎｌにも、
抵抗Ｒ３とダイオードＤ７を介して直流電圧■ｃｃが図
示黒点側を正として印加される。２次巻線ｎ２にはダイ
オードが直列接続されているので、２次側に電流は流れ
ない、抵抗Ｒ３を通してパルストランスＴ２の励磁電流
が流れ蓄積される。パルストランスＴ２のコアが飽和す
れば、励磁電流はＲ３で決まる値、はぼＶ ＣＣ／ Ｒ
となる。第２図（２）は励磁ｆｆｉ流１３を示す。
抵抗Ｒ３とダイオードＤ７を介して直流電圧■ｃｃが図
示黒点側を正として印加される。２次巻線ｎ２にはダイ
オードが直列接続されているので、２次側に電流は流れ
ない、抵抗Ｒ３を通してパルストランスＴ２の励磁電流
が流れ蓄積される。パルストランスＴ２のコアが飽和す
れば、励磁電流はＲ３で決まる値、はぼＶ ＣＣ／ Ｒ
となる。第２図（２）は励磁ｆｆｉ流１３を示す。
次に第２図においてｔ＝目でトランジスタＱｌが遮断す
ると、パルストランスＴＩの励磁エネルギにより１次巻
線ｎ１．２次巻線ｎ２の各電圧極性が反転しようとする
が１分布容量 Ｃｃｓに蓄えられた電荷が存在する。こ
こで、トランジスタロ１がオフするとパルストランスＴ
２に田えられていた励＆ｌｉｌ！流によって２次巻線ｎ
２に黒点側を負極とするフライバフク電圧が発生し、ダ
イオードＤ７を通してトランジスタＱ２にベース電流を
供給し、トランジスタロ２を高速でターンオンする。こ
の結果、電界効果トランジスタｇ３のゲート・ソース間
容量ＣＧＳに蓄えられた電荷は速やかに放電し、高速で
ターンオフできる。パルストランスＴ２の励磁エネルギ
が消滅した後は、抵抗Ｒ１を通してのベース電流でトラ
ンジスタＱ２はオンして、電界効果トランジスタＱ３の
ゲート・ソース間の短絡を持続し、その素子のオフを持
続する。
ると、パルストランスＴＩの励磁エネルギにより１次巻
線ｎ１．２次巻線ｎ２の各電圧極性が反転しようとする
が１分布容量 Ｃｃｓに蓄えられた電荷が存在する。こ
こで、トランジスタロ１がオフするとパルストランスＴ
２に田えられていた励＆ｌｉｌ！流によって２次巻線ｎ
２に黒点側を負極とするフライバフク電圧が発生し、ダ
イオードＤ７を通してトランジスタＱ２にベース電流を
供給し、トランジスタロ２を高速でターンオンする。こ
の結果、電界効果トランジスタｇ３のゲート・ソース間
容量ＣＧＳに蓄えられた電荷は速やかに放電し、高速で
ターンオフできる。パルストランスＴ２の励磁エネルギ
が消滅した後は、抵抗Ｒ１を通してのベース電流でトラ
ンジスタＱ２はオンして、電界効果トランジスタＱ３の
ゲート・ソース間の短絡を持続し、その素子のオフを持
続する。
第３図は本発明の他の実施例であって、第１のパルスト
ランスＴ１の二次巻線にダイオードＤ３と０４とが直列
接続され、抵抗Ｒ２とトラ７ジスタロ２のベース接続関
係が異なるが、第１図の実施例と同様に動作する。
ランスＴ１の二次巻線にダイオードＤ３と０４とが直列
接続され、抵抗Ｒ２とトラ７ジスタロ２のベース接続関
係が異なるが、第１図の実施例と同様に動作する。
第４図は本発明のさらに他の実施例であって。
トランジスタＱ２にダーリントン接続用のトランジスタ
Ｑ４を追加にして直流利得を高くして電界効果トランジ
スタＱ３のターンオフを高速化する。さらに、そのゲー
トに直列にコンデンサＣ１とツェナダイオード２口２と
の並列回路網を接続すると共に抵抗Ｒ４とダイオードＤ
８との直列回路を電界効果トランジスタＱ３のゲート・
ソース間に並列接続する。
Ｑ４を追加にして直流利得を高くして電界効果トランジ
スタＱ３のターンオフを高速化する。さらに、そのゲー
トに直列にコンデンサＣ１とツェナダイオード２口２と
の並列回路網を接続すると共に抵抗Ｒ４とダイオードＤ
８との直列回路を電界効果トランジスタＱ３のゲート・
ソース間に並列接続する。
また第１のパルストランスＴＩと第２のパルストランス
Ｔ２とを別個のトランジスタＱｌ、 Ｑｌ’で同相駆動
した。このように構成された回路において、トランジス
タｑ４に第２のパルストランスＴ２のフライバック電流
を与えたものである。第１のパルストランスＴ１の二次
巻線ｎ２の黒点印側が正の時、コンデンサＣＩには図示
の極性で電圧が充電され、この電圧はトランジスタｑ２
がオンする時、電界効果トランジスタＱ３のゲート・ソ
ース間には逆バイアスとなって作用し、−層の高速スイ
ッチングが可能となる。
Ｔ２とを別個のトランジスタＱｌ、 Ｑｌ’で同相駆動
した。このように構成された回路において、トランジス
タｑ４に第２のパルストランスＴ２のフライバック電流
を与えたものである。第１のパルストランスＴ１の二次
巻線ｎ２の黒点印側が正の時、コンデンサＣＩには図示
の極性で電圧が充電され、この電圧はトランジスタｑ２
がオンする時、電界効果トランジスタＱ３のゲート・ソ
ース間には逆バイアスとなって作用し、−層の高速スイ
ッチングが可能となる。
第５図は本発明の他の実施例であって、第４図に示す実
施例の一部変更である。変更部は、一次側のトランジス
タをＱｌ−個にし、静電容（１ｔｃＩとツェナダイオー
ドＺＤ２の接続個所を電界効果トランジスタ（１３のソ
ース側にした点である。
施例の一部変更である。変更部は、一次側のトランジス
タをＱｌ−個にし、静電容（１ｔｃＩとツェナダイオー
ドＺＤ２の接続個所を電界効果トランジスタ（１３のソ
ース側にした点である。
第６図はターンオフ用トランジスタとして、バイポーラ
トランジスタでなくＰチャネル電界効果トランジスタ０
５を用いたものである。この回路では第２のパルストラ
ンスＴ２のフライバック電流で電界効果トランジスタＱ
３のゲート、ソース極間の電圧を急速に充電する。
トランジスタでなくＰチャネル電界効果トランジスタ０
５を用いたものである。この回路では第２のパルストラ
ンスＴ２のフライバック電流で電界効果トランジスタＱ
３のゲート、ソース極間の電圧を急速に充電する。
第７図は本発明のさらに他の実施例であって。
第１図に示す実施例において、パルストランスを一個に
減少させ、第２の二次巻線ｎ３を設け、このフライバッ
ク電流を抵抗Ｒ５とダイオードＤ７を介してトランジス
タロ２のベース・エミッタ間に供給するものである。ト
ランジスタ旧のオン時の励磁エネルキートオフ時に発生
するフライバック電流トの配分設計を最適化を計れば１
本実施例のようにパルストランスを一個に減少させるこ
ともできる。
減少させ、第２の二次巻線ｎ３を設け、このフライバッ
ク電流を抵抗Ｒ５とダイオードＤ７を介してトランジス
タロ２のベース・エミッタ間に供給するものである。ト
ランジスタ旧のオン時の励磁エネルキートオフ時に発生
するフライバック電流トの配分設計を最適化を計れば１
本実施例のようにパルストランスを一個に減少させるこ
ともできる。
尚１以上の実施９１ではメインスイッチング素子たる電
界効果トランジスタロ３がＮ型について述べたが、各半
導体の極性を逆極性にすることにより。
界効果トランジスタロ３がＮ型について述べたが、各半
導体の極性を逆極性にすることにより。
Ｐ型に変更通用できるのはもちろんである。
（発明の効果〕
以上説明してきたようにこの発明によれば、面素な回路
構成をもって、電圧駆動素子を高速ターンオフすること
が可能であり、応用する回路の電力効率を高め１機器の
温度上昇を低下させ、信頼性を高めるなどの効果を奏す
る。
構成をもって、電圧駆動素子を高速ターンオフすること
が可能であり、応用する回路の電力効率を高め１機器の
温度上昇を低下させ、信頼性を高めるなどの効果を奏す
る。
第１図は本発明の一実施例を示し、第２図はその動作を
説明するための波形図であり、第３図乃至第７図は本発
明の他の実施・例である。第８図は従来の駆動回路を示
し、第９図はその波形を示す。 第１０図は他の従来の駆動回路を示す。 ０３・・・電界効果トランジスタ ＣＣＸ・・・ゲート・ソース間静電容量［＋１．Ｑ２．
Ｑ４．Ｑ５・・・トランジスタＤＩ、１３２．Ｄ３．Ｄ
４．Ｄ５．Ｄ６．Ｄ７・・・ダイオードＺ０１．ＺＤ２
．ＺＤ３・・・ツェナダイオードＲ１、Ｒ２，Ｒ３，Ｒ
４、Ｒ５・・・抵抗器ＳＩＧ・・・信号源 Ｔ１・・・ｆｆ１ｌのパルストランス Ｔ２・・・第２のパルストランス Ｖｃｃ・・・直流電源 特許出願人 オリジン電気株式会社 ＩＱ 華 函
説明するための波形図であり、第３図乃至第７図は本発
明の他の実施・例である。第８図は従来の駆動回路を示
し、第９図はその波形を示す。 第１０図は他の従来の駆動回路を示す。 ０３・・・電界効果トランジスタ ＣＣＸ・・・ゲート・ソース間静電容量［＋１．Ｑ２．
Ｑ４．Ｑ５・・・トランジスタＤＩ、１３２．Ｄ３．Ｄ
４．Ｄ５．Ｄ６．Ｄ７・・・ダイオードＺ０１．ＺＤ２
．ＺＤ３・・・ツェナダイオードＲ１、Ｒ２，Ｒ３，Ｒ
４、Ｒ５・・・抵抗器ＳＩＧ・・・信号源 Ｔ１・・・ｆｆ１ｌのパルストランス Ｔ２・・・第２のパルストランス Ｖｃｃ・・・直流電源 特許出願人 オリジン電気株式会社 ＩＱ 華 函
Claims (2)
- （１）一次巻線と二つの二次巻線とを有するパルストラ
ンスと、 該一次巻線に直列接続された第１のスイッチング素子と
電圧源と、 前記パルストランスの第１の二次巻線を第１のダイオー
ドを介して、制御端子と１組の電流端子の一方との間に
接続される電圧駆動素子と、一組の電流端子を前記電圧
駆動素子の制御端子と一組の電流端子の一方との間に接
続される第２のスイッチング素子 及び第２のダイオードを介して前記第２のスイッチング
素子の制御端子と１組の電流端子の一方との間に接続さ
れる前記パルストランスの第２の二次巻線とから構成さ
れることを特徴とする電圧駆動素子の駆動回路。 - （２）一次巻線と二つの二次巻線とを有する第１のパル
ストランスと、 該一次巻線に直列接続された第１のスイッチング素子と
電圧源と、 前記第１のパルストランスの第１の二次巻線を第１のダ
イオードを介して、制御端子と１組の電流端子の一方と
の間に接続される電圧駆動素子と、一組の電流端子を前
記電圧駆動素子の制御端子と一組の電流端子の一方との
間に接続される第２のスイッチング素子 及び前記第１のパルストランスと同相に駆動されて、第
２のダイオードを介して前記第２のスイッチング素子の
制御端子と１組の電流端子の一方との間に接続される第
２のパルストランスの二次巻線とから構成されることを
特徴とする電圧駆動素子の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098052A JPH02276306A (ja) | 1989-04-18 | 1989-04-18 | 電圧駆動素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098052A JPH02276306A (ja) | 1989-04-18 | 1989-04-18 | 電圧駆動素子の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02276306A true JPH02276306A (ja) | 1990-11-13 |
Family
ID=14209464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098052A Pending JPH02276306A (ja) | 1989-04-18 | 1989-04-18 | 電圧駆動素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02276306A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106357120A (zh) * | 2016-09-27 | 2017-01-25 | 深圳Tcl数字技术有限公司 | 开关电源电路 |
| WO2024202425A1 (ja) * | 2023-03-29 | 2024-10-03 | ローム株式会社 | 絶縁スイッチ及びシーケンサ |
-
1989
- 1989-04-18 JP JP1098052A patent/JPH02276306A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106357120A (zh) * | 2016-09-27 | 2017-01-25 | 深圳Tcl数字技术有限公司 | 开关电源电路 |
| CN106357120B (zh) * | 2016-09-27 | 2019-06-21 | 深圳Tcl数字技术有限公司 | 开关电源电路 |
| WO2024202425A1 (ja) * | 2023-03-29 | 2024-10-03 | ローム株式会社 | 絶縁スイッチ及びシーケンサ |
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